CN113838932A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中结构包括：基底，所述基底包括衬底和位于衬底表面的若干鳍部；位于所述基底上横跨若干所述鳍部的栅极结构，且所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面；分别位于所述栅极结构两侧的鳍部内的源漏掺杂层，位于相邻的鳍部内的源漏掺杂层相邻；位于所述源漏掺杂层表面的接触电阻层，且相邻接触电阻层相连；位于部分接触电阻层表面的第一插塞。相邻接触电阻层相连，且在部分接触电阻层表面形成第一插塞，使得所述第一插塞在栅极结构上的投影面积较小，且所述第一插塞的体积较小，有利于降低第一插塞和栅极结构之间的寄生电容，进而提升所述半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂层。
在半导体器件的制作过程中，通过形成与鳍部内的源漏掺杂层电连接的插塞，使有源区与外界电路之间实现电连接。
然而，现有技术形成的半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括衬底和位于衬底表面的若干鳍部；位于所述基底上横跨若干所述鳍部的栅极结构，且所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面；分别位于所述栅极结构两侧的鳍部内的源漏掺杂层，位于相邻的鳍部内的源漏掺杂层相邻；位于所述源漏掺杂层表面的接触电阻层，且相邻接触电阻层相连；位于部分接触电阻层表面的第一插塞。
可选的，所述接触电阻层的厚度范围为2纳米～30纳米。
可选的，还包括：位于基底上的第一介质层、以及位于所述第一介质层内的第一开口，所述第一开口暴露出若干所述源漏掺杂层表面；位于所述第一开口内的第二介质层、以及位于所述第二介质层内的第二开口，所述第二开口暴露出部分接触电阻层表面；所述第一插塞位于所述第二开口内。
可选的，所述第一开口还暴露出所述栅极结构表面。
可选的，所述第二开口暴露出一个鳍部上的部分接触电阻层表面。
可选的，所述接触电阻层的材料为金属硅化物。
可选的，还包括：位于栅极结构表面的第二插塞，所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于衬底表面的若干鳍部；在所述基底上形成栅极结构，所述栅极结构横跨若干所述鳍部且覆盖所述鳍部的部分顶部和侧壁表面；分别在所述栅极结构两侧的鳍部内形成源漏掺杂层，且位于相邻的鳍部内的源漏掺杂层相邻；在所述源漏掺杂层表面形成接触电阻层，且相邻接触电阻层相连；在部分接触电阻层表面形成第一插塞。
可选的，所述接触电阻层的厚度范围为2纳米～30纳米。
可选的，所述接触阻挡层的形成方法包括：在所述基底上形成第一介质层；在所述第一介质层内形成第一开口，且所述第一开口暴露出若干所述源漏掺杂层表面；在所述第一开口暴露出的源漏掺杂层表面形成接触电阻层。
可选的，在所述源漏掺杂层表面形成接触电阻层的方法包括：在所述源漏掺杂层和栅极结构表面沉积形成金属层；进行退火工艺，使金属层与源漏掺杂层表面反应，形成所述接触电阻层；在退火工艺之后，去除剩余的金属层。
可选的，在部分接触电阻层表面形成第一插塞的方法包括：在所述第一开口内形成第二介质层；在所述第二介质层内形成第二开口，所述第二开口暴露出部分所述接触电阻层表面；在所述第二开口内形成第一插塞，且所述第一插塞位于部分接触电阻层表面。
可选的，所述第一介质层顶部表面齐平于所述第二介质层顶部表面。
可选的，所述第二开口的形成方法包括：在所述第一介质层和第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分接触电阻层上的第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述接触电阻层表面，在所述第二介质层内形成所述第二开口。
可选的，所述第二开口暴露出一个鳍部上的部分接触电阻层表面。
可选的，还包括：在所述栅极结构表面形成第二插塞，所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，位于源漏掺杂表面的接触电阻层，相邻接触电阻层相连，且第一插塞位于部分接触电阻层表面，使得所述第一插塞在栅极结构上的投影面积较小，且所述第一插塞的体积较小，有利于降低第一插塞和栅极结构之间的寄生电容，进而提升所述半导体结构的性。同时，位于所述源漏掺杂层表面的接触电阻层的面积较大，面积较大的接触电阻层有利于降低第一插塞和源漏掺杂层之间的接触电阻，从而进一步提升所述半导体结构的性能。
进一步，位于所述栅极结构表面的第二插塞，且所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠，有利于降低所述第一插塞和第二插塞之间的寄生电容，从而提升所述半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，通过在源漏掺杂表面的接触电阻层，相邻接触电阻层相连，且在部分接触电阻层表面形成第一插塞，使得所述第一插塞在栅极结构上的投影面积较小，且所述第一插塞的体积较小，有利于降低第一插塞和栅极结构之间的寄生电容，进而提升所述半导体结构的性能。同时，位于所述源漏掺杂层表面的接触电阻层的面积较大，面积较大的接触电阻层有利于降低第一插塞和源漏掺杂层之间的接触电阻，从而进一步提升所述半导体结构的性能。
进一步，在所述栅极结构表面形成第二插塞，且所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠，有利于降低所述第一插塞和第二插塞之间的寄生电容，从而提升所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的剖面结构示意图；
图5至图22是本发明一实施例中的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1和图2，图2为图1沿A-A切线方向上的剖面示意图，提供基底，所述基底包括衬底100和位于衬底100表面的若干鳍部101；在所述基底100上形成栅极结构110和源漏掺杂层120，所述栅极结构110横跨若干所述鳍部101且覆盖所述鳍部101的部分顶部和侧壁表面，所述源漏掺杂层120位于所述栅极结构110两侧的鳍部101内；在所述基底上形成介质层130，且所述介质层130覆盖所述栅极结构110和源漏掺杂层120表面。
请参考图3和图4，图3和图1的视图方向相同，图4和图2的视图方向相同，在所述介质层130内形成开口(图中未示出)，且所述开口暴露出若干相邻鳍部101上的部分所述源漏掺杂层120表面；在所述开口暴露出的若干源漏掺杂层120表面形成金属硅化物层150；在所述开口内的金属硅化物层150表面形成插塞160，且所述插塞160填充满所述开口。
上述方法中，在所述介质层130内形成开口之后，在所述开口内形成插塞160之前，在所述开口暴露出若干源漏掺杂层120的表面形成金属硅化层150，所述金属硅化层150有利于降低源漏掺杂层120和插塞160之间的接触电阻，有利于提高形成的半导体结构的性能。
然而，由于所述开口用于为形成插塞160提供空间。所述开口暴露出若干相邻鳍部101内的源漏掺杂层120表面，并且，所述栅极结构110横跨若干所述鳍部101，容易导致在开口内形成的插塞160在栅极结构110上的投影面积较大，使得插塞160和栅极结构110之间的寄生电容较大，进而影响最终形成的半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：分别在所述栅极结构两侧的鳍部内形成源漏掺杂层，且位于相邻的鳍部内的源漏掺杂层相邻；在所述源漏掺杂层表面形成接触电阻层，且相邻接触电阻层相连；在部分接触电阻层表面形成第一插塞。相邻接触电阻层相连，且在部分接触电阻层表面形成第一插塞，使得所述第一插塞在栅极结构上的投影面积较小，且所述第一插塞的体积较小，有利于降低第一插塞和栅极结构之间的寄生电容，进而提升所述半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图22是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5和图6，图6为图5沿B-B切线方向上的剖面示意图，提供基底200，所述基底200包括衬底和位于衬底表面的若干鳍部。
在本实施例中，所述基底200的形成方法包括：提供初始衬底(未图示)，所述初始衬底上具有掩膜层(未图示)，所述掩膜层暴露出部分所述初始衬底的顶部表面；以所述掩膜层为掩膜，刻蚀所述初始衬底，形成所述基底200，所述基底200包括衬底和位于所述衬底上的鳍部。
在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述鳍部201的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
在本实施例中，所述半导体结构的形成方法还包括：在所述基底200上形成隔离层201，所述隔离层201覆盖所述鳍部的部分侧壁表面，且所述隔离层201的顶部表面低于所述鳍部的顶部表面；所述第一开口还暴露出所述隔离层表面。
接着，在所述基底200上形成栅极结构，所述栅极结构210横跨若干所述鳍部且覆盖所述鳍部的部分顶部和侧壁表面；分别在所述栅极结构两侧的鳍部内形成源漏掺杂层，且位于相邻的鳍部内的源漏掺杂层相邻。
在本实施例中，还包括：在所述基底200上形成第一介质层，所述第一介质层覆盖所述源漏掺杂层表面和栅极结构表面，具体形成所述栅极结构和源漏掺杂层、以及第一介质层的过程请参考图7至11。
请参考图7，图7和图5的视图方向相同，在所述基底200上形成横跨所述若干鳍部的伪栅极结构210，所述伪栅极结构210侧壁表面具有侧墙211。
所述伪栅极结构210具体形成于所述隔离层201上。
所述伪栅极结构210的形成方法包括：在所述基底200上形成覆盖所述鳍部210表面的伪栅介质材料膜(图中未示出)；在所述伪栅介质材料膜形成伪栅电极材料膜(图中未示出)；在所述伪栅电极材料膜表面形成第三图形化层(图中未示出)，所述第三图形化层覆盖部分伪栅电极材料膜；以所述第三图形化层为掩膜，刻蚀所述伪栅介质材料膜和伪栅电极材料膜，直至暴露出隔离层201表面，使所述伪栅介质材料膜形成伪栅介质层(图中未标示)，使所述伪栅电极材料膜形成伪栅电极层(图中未标示)，在所述基底200上形成横跨所述鳍部的伪栅极结构210。
在本实施例中，所述伪栅介质层的材料采用氧化硅；在其他实施例中，所述第一栅介质层材料还可以采用氮氧化硅。
在本实施例中，所述伪栅电极层的材料采用多晶硅。
所述侧墙211用于定义后续形成源漏掺杂层的位置，并且保护伪栅极结构210的侧壁表面，避免后续形成的栅极结构出现形貌缺陷，影响半导体结构的电学性能。
在本实施例中，所述侧墙211的材料为氮化硅。
请参考图8和图9，图8和图5的视图方向相同，图9和图6的视图方向相同，在所述伪栅极结构210和侧墙211两侧的鳍部内形成源漏开口(图中未示出)；在所述源漏开口内形成源漏掺杂层220。
所述源漏开口的形成方法包括：以所述伪栅极结构220和侧墙211为掩膜，刻蚀所述鳍部，在所述伪栅极结构210和侧墙211两侧的鳍部内形成所述源漏开口。
在本实施例中，刻蚀所述鳍部的工艺为干法刻蚀工艺。
在所述源漏开口内形成源漏掺杂层220的方法包括：采用外延生长工艺在所述源漏开口内形成外延层(未图示)；在所述外延生长过程中对所述外延层进行原位掺杂，在所述外延层中掺入源漏离子，形成所述源漏掺杂层220。
所述源漏离子包括：P型离子，例如，硼离子或BF2+，或者N型离子，包括：磷离子、砷离子或者锑离子。
在其他实施例中，还可以采用离子注入工艺在所述应力层内掺杂源漏离子。
请参考图10，图10和图8的视图方向相同，在所述基底200上形成第一介质部221，所述第一介质部覆盖所述伪栅极结构210和源漏掺杂层220表面，且所述第一介质部221暴露出所述伪栅极结构210顶部表面。
所述第一介质部221用于为后续形成栅极结构和第一插塞以及第二插塞提供支撑。
所述第一介质部221的形成方法包括：在所述基底200上形成所述初始第一介质材料膜(图中未示出)，所述初始第一介质材料膜覆盖所述源漏掺杂层220和所述伪栅极结构210；对所述初始第一介质材料膜进行平坦化处理，直至暴露出所述伪栅极结构210的顶部表面为，形成所述第一介质部221。
在本实施例中，所述第一介质部221具体形成于所述隔离层201上。所述第一介质部221的材料采用氧化硅。
在本实施例中，所述平坦化处理的工艺采用化学机械研磨工艺(CMP)；在其他实施例中，所述平坦化处理的工艺还可以采用湿法刻蚀工艺或干法刻蚀工艺。
接着，在所述第一介质部221内形成栅极结构，所述栅极结构包括栅电极层，具体形成所述栅极结构的过程请参考图11。
请参考图11，图11和图10的视图方向相同，去除所述伪栅极结构210，在所述第一介质部221内形成伪栅开口(图中未示出)；在伪栅开口底部和侧壁表面形成初始栅介质层(图中未示出)；在所述初始栅介质层表面形成初始栅电极层(图中未示出)，且所述初始栅电极层填充满所述伪栅开口；刻蚀部分所述初始栅介质层和初始栅电极层，使初始栅介质层形成栅介质层231，使初始栅电极层形成栅电极层232，在所述第一介质部221内形成栅极开口(图中未示出)；在所述栅极开口内形成保护层233，所述栅介质层231、栅电极层232和保护层233构成所述栅极结构230。
在本实施例中，所述栅介质层231的材料采用氧化铪。在本实施例中，所述栅介质层还可以采用氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
在本实施例中，所述栅电极层232的材料采用金属，所述金属采用钨；在其他实施例中，所述金属还可以采用铝、铜、钛、银、金、铅或者镍。
所述保护层233用于保护栅介质层231和栅电极层232表面，有利于提高栅极结构230的性能。
在本实施例中，所述保护层233的材料采用氮化硅。
请继续参考图11，形成所述栅极结构230之后，还包括：在所述第一介质部221表面形成第二介质部222，且所述第二介质部222覆盖所述栅极结构230表面和第一介质部221表面，所述第一介质部221和第二介质部222构成第一介质层(图中未标示)。
接着，在所述源漏掺杂层220表面形成接触电阻层，且相邻接触电阻层相连，具体形成所述接触电阻层的过程请参考图12至16。
请参考图12至图14，图12为图14沿X-X切线方向的剖面示意图，图13为图14沿Y-Y的切线方向的剖面示意图，图14为图12沿Z方向的俯视图，图13为图12沿B-B切线方向的剖面示意图，在所述第一介质层内形成第一开口241，且所述第一开口241暴露出若干所述源漏掺杂层220表面。
在本实施例中，所述第一开口241还暴露出所述栅极结构220表面。
所述第一开口241的形成方法包括：在所述第一介质层表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出若干所述鳍部上的第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出源漏掺杂层220表面，在所述第一介质层内形成所述第一开口241。
具体的，所述第一开口241暴露出源漏掺杂层220以及隔离层201表面。
由于后续将在第一开口241暴露出的源漏掺杂层220表面形成接触电阻层，所述第一开口241暴露出若干源漏掺杂层220和栅极结构230表面，所述第一开口241暴露出的面积较大，使得后续形成的接触电阻层的面积，进而有利于降低接触电阻。
请参考图15和16，图15和图12的视图方向相同，图16和图13的视图方向相同，在所述第一开口241暴露出的源漏掺杂层220表面形成接触电阻层250。
具体的，相邻所述接触电阻层250相连。
所述接触电阻层的作用，一方面，用于降低源漏掺杂层220和后续形成的第一插塞的接触电阻，另一方面，能够将若干鳍部内的源漏掺杂层220进行电连接。
所述接触电阻层250的厚度范围为2纳米～30纳米。
选择所述厚度范围的意义在：若所述厚度小于2纳米厚度较薄的接触电阻层250仍不能有效降低源漏掺杂层220和后续形成的第一插塞的接触电阻；若所述厚度大于30纳米则厚度过大的接触电阻层250的体积较大，且接触电阻层220和栅极结构230正对面积增大，进而所述接触电阻层250和栅极结构230之间的寄生电容仍较大，不利于提高形成的半导体结构的性能。
在所述源漏掺杂层220表面形成接触电阻层250的方法包括：在所述源漏掺杂层220和栅极结构230表面沉积形成金属层(图中未示出)；进行退火工艺，使金属层与源漏掺杂层220表面反应，形成所述接触电阻层250；在退火工艺之后，去除剩余的金属层。
在本实施例中，所述源漏掺杂层220的材料为硅，所述接触电阻层250的材料为金属硅化物。
所述金属硅化物包括：钛硅化合物、钴硅化合物或者镍硅化合物。在本实施例中，所述接触电阻层250的材料为钛硅化合物。
接着，在部分接触电阻层250表面形成第一插塞，具体形成所述第一插塞的过程请参考图17至图19。
请参考图17至图19，图17和图12的视图方向相同，图18和图13的视图方向相同，图19和图14的视图方向相同，在所述第一开口241内形成第二介质层260；在所述第二介质层260内形成第二开口261，所述第二开口261暴露出部分所述接触电阻层250表面。
所述第二介质层260和第一介质层共同为后续形成第一插塞和第二插塞提供支撑。
在本实施例中，所述第一介质层顶部表面齐平于所述第二介质层260顶部表面。
在本实施例中，所述第二介质层260的材料采用氧化硅。
所述第二开口261的形成方法包括：在所述第一介质层和第二介质层260表面形成第二图形化层(图中未示出)，所述第二图形化层暴露出部分接触电阻层上的第二介质层260表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层260，直至暴露出所述接触电阻层250表面，在所述第二介质层260内形成所述第二开口261。
在本实施例中，所述第二开口260暴露出一个鳍部上的部分接触电阻层250表面。
在其他实施例中，所述第二开口暴露出一个以上的鳍部内的部分接触电层表面。
所述第二开口261为后续形成第一插塞提供空间，所述第二开口261暴露出部分接触电阻层，所述第二开口261的体积较小，使得所述第一插塞在栅极结构230上的投影面积较小，且所述第一插塞的体积较小，进而有利于减低第一插塞和栅极结构230之间的寄生电容，从而提高形成的半导体结构的性能。
请参考图20和图21，图20和图17的视图方向相同，图21和图18的视图方向相同，在所述第二开口261内形成第一插塞270，且所述第一插塞270位于部分接触电阻层250表面。
所述第一插塞270的形成方法包括：在所述第二开口261内和第二介质层260表面形成第一插塞材料膜(图中未示出)；平坦化所述第一插塞材料膜，直至暴露出第二介质层260表面，在所述第二开口261内形成所述第一插塞270。
在本实施例中，所述第一插塞270的材料包括金属，所述金属采用钨；在其他实施例中，所述第一插塞的材料还可以采用铝、铜、钛、银、金、铅或者镍。
通过在源漏掺杂220表面的接触电阻层250，相邻接触电阻层250相连，且在部分接触电阻层250表面形成第一插塞270，使得所述第一插塞270在栅极结构230上的投影面积较小，且所述第一插塞270的体积较小，有利于降低第一插塞270和栅极结构230之间的寄生电容，进而提升所述半导体结构的性能。
同时，位于所述源漏掺杂层220表面的接触电阻层250的面积较大，面积较大的接触电阻层220有利于降低第一插塞270和源漏掺杂层220之间的接触电阻，从而进一步提升所述半导体结构的性能。
请继续参考图20和图21，在所述栅极结构230表面形成第二插塞280，所述第二插塞280在垂直于基底200表面的平面上的投影图形，与第一插塞在垂直于基底200表面的平面上的投影图形不重叠。
在本实施例中，所述第二插塞280的材料包括金属，所述金属采用钨；在其他实施例中，所述第二插塞的材料还可以采用铝、铜、钛、银、金、铅或者镍。
在所述栅极结构230表面形成第二插塞280，且所述第二插塞280在垂直于基底200表面的平面上的投影图形，与第一插塞270在垂直于基底200表面的平面上的投影图形不重叠，有利于降低所述第一插塞270和第二插塞280之间的寄生电容，从而提升所述半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图20至图22，包括：基底200，所述基底包括衬底和位于衬底表面的若干鳍部；位于所述基底200上横跨若干所述鳍部的栅极结构230，且所述栅极结构230覆盖所述鳍部的部分顶部和侧壁表面；分别位于所述栅极结构230两侧的鳍部内的源漏掺杂层220，位于相邻的鳍部内的源漏掺杂层220相邻；位于所述源漏掺杂层220表面的接触电阻层250，且相邻接触电阻层相连；位于部分接触电阻层220表面的第一插塞270。
位于源漏掺杂表面220的接触电阻层250，相邻接触电阻层250相连，且第一插塞270位于部分接触电阻层220表面，使得所述第一插塞270在栅极结构230上的投影面积较小，且所述第一插塞270的体积较小，有利于降低第一插塞270和栅极结构230之间的寄生电容，进而提升所述半导体结构的性能。
同时，位于所述源漏掺杂层220表面的接触电阻层250的面积较大，面积较大的接触电阻层250有利于降低第一插塞270和源漏掺杂层220之间的接触电阻，从而进一步提升所述半导体结构的性能。
以下结合附图进行详细说明。
所述接触电阻层220的厚度范围为2纳米～30纳米。
所述半导体结构还包括：位于基底200上的第一介质层、以及位于所述第一介质层内的第一开口241，所述第一开口241暴露出若干所述源漏掺杂层220表面；位于所述第一开口241内的第二介质层260、以及位于所述第二介质层260内的第二开口261，所述第二开口261暴露出部分接触电阻层250表面；所述第一插塞250位于所述第二开口270内。
在本实施例中，所述第一开口241还暴露出所述栅极结构230表面。
在本实施例中，所述第二开口261暴露出一个鳍部上的部分接触电阻层220表面。
在本实施例中，所述鳍部的材料为硅；所述接触电阻层250的材料为金属硅化物。
所述金属硅化物包括：钛硅化合物、钴硅化合物或者镍硅化合物。在本实施例中，所述接触电阻层250的材料为钛硅化合物。
在本实施例中，所述基底上具有隔离层201，所述隔离层201覆盖所述鳍部的部分侧壁表面，且所述隔离层201的顶部表面低于所述鳍部的顶部表面。
所述栅极结构230包括栅电极层232，所述栅电极层232的材料包括：金属。
在本实施例中，所述栅极结构230还包括：位于栅电极层侧壁和底部表面的栅介质层231、以及位于所述栅介质层231和栅电极层232顶部表面的保护层233。
所述半导体结构还包括：位于栅极结构230表面的第二插塞280，所述第二插塞280在垂直于基底200表面的平面上的投影图形，与第一插塞270在垂直于基底200表面的平面上的投影图形不重叠。
位于所述栅极结构230表面的第二插塞280，且所述第二插塞280在垂直于基底200表面的平面上的投影图形，与第一插塞270在垂直于基底200表面的平面上的投影图形不重叠，有利于降低所述第一插塞270和第二插塞280之间的寄生电容，从而提升所述半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和位于衬底表面的若干鳍部；
位于所述基底上横跨若干所述鳍部的栅极结构，且所述栅极结构覆盖所述鳍部的部分顶部和侧壁表面；
分别位于所述栅极结构两侧的鳍部内的源漏掺杂层，位于相邻的鳍部内的源漏掺杂层相邻；
位于所述源漏掺杂层表面的接触电阻层，且相邻接触电阻层相连；
位于部分接触电阻层表面的第一插塞。
2.如权利要求1所述的半导体结构，其特征在于，所述接触电阻层的厚度范围为2纳米～30纳米。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于基底上的第一介质层、以及位于所述第一介质层内的第一开口，所述第一开口暴露出若干所述源漏掺杂层表面；位于所述第一开口内的第二介质层、以及位于所述第二介质层内的第二开口，所述第二开口暴露出部分接触电阻层表面；所述第一插塞位于所述第二开口内。
4.如权利要求3所述的半导体结构，其特征在于，所述第一开口还暴露出所述栅极结构表面。
5.如权利要求3所述的半导体结构，其特征在于，所述第二开口暴露出一个鳍部上的部分接触电阻层表面。
6.如权利要求1所述的半导体结构，其特征在于，所述接触电阻层的材料为金属硅化物。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于栅极结构表面的第二插塞，所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于衬底表面的若干鳍部；
在所述基底上形成栅极结构，所述栅极结构横跨若干所述鳍部且覆盖所述鳍部的部分顶部和侧壁表面；
分别在所述栅极结构两侧的鳍部内形成源漏掺杂层，且位于相邻的鳍部内的源漏掺杂层相邻；
在所述源漏掺杂层表面形成接触电阻层，且相邻接触电阻层相连；
在部分接触电阻层表面形成第一插塞。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述接触电阻层的厚度范围为2纳米～30纳米。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述接触阻挡层的形成方法包括：在所述基底上形成第一介质层；在所述第一介质层内形成第一开口，且所述第一开口暴露出若干所述源漏掺杂层表面；在所述第一开口暴露出的源漏掺杂层表面形成接触电阻层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述源漏掺杂层表面形成接触电阻层的方法包括：在所述源漏掺杂层和栅极结构表面沉积形成金属层；进行退火工艺，使金属层与源漏掺杂层表面反应，形成所述接触电阻层；在退火工艺之后，去除剩余的金属层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，在部分接触电阻层表面形成第一插塞的方法包括：在所述第一开口内形成第二介质层；在所述第二介质层内形成第二开口，所述第二开口暴露出部分所述接触电阻层表面；在所述第二开口内形成第一插塞，且所述第一插塞位于部分接触电阻层表面。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一介质层顶部表面齐平于所述第二介质层顶部表面。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：在所述第一介质层和第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分接触电阻层上的第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述接触电阻层表面，在所述第二介质层内形成所述第二开口。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二开口暴露出一个鳍部上的部分接触电阻层表面。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极结构表面形成第二插塞，所述第二插塞在垂直于基底表面的平面上的投影图形，与第一插塞在垂直于基底表面的平面上的投影图形不重叠。
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