CN115692496A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中结构包括：衬底，所述衬底包括基底和沟道层；位于衬底上的第一介质层，第一介质层内具有栅极开口；位于栅极开口内的栅极结构，栅极结构包括功函数层、以及位于功函数层上的栅极层，功函数层的顶部表面低于栅极层的顶部表面；位于栅极层和栅极开口侧壁之间的隔离开口，隔离开口底部暴露出功函数层；覆盖层，覆盖层封闭隔离开口顶部以构成空腔。由于隔离开口是通过去除部分初始功函数层形成，因此隔离开口的深宽比较大，为覆盖层覆盖封闭隔离开口顶部以构成空腔提供基础。空腔能够有效减小栅极层和周围导电结构之间的介电常数，进而降低栅极层和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。

然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括基底以及位于所述基底上的沟道层；位于所述衬底上的第一介质层，所述第一介质层内具有栅极开口，所述栅极开口暴露出所述沟道层；位于所述栅极开口内的栅极结构，所述栅极结构横跨所述沟道层，所述栅极结构包括第一功函数层、以及位于所述第一功函数层上的栅极层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面；位于所述栅极结构两侧沟道层内的源漏掺杂层；位于所述栅极层和所述栅极开口侧壁之间的隔离开口，所述隔离开口底部暴露出所述第一功函数层；覆盖层，所述覆盖层封闭所述隔离开口顶部以构成空腔。

可选的，部分所述第一功函数层位于所述栅极开口侧壁表面。

可选的，所述隔离开口的深宽比的范围为：7:1～9:1。

可选的，所述栅极结构还包括：位于所述栅极开口侧壁表面和底部表面的第二功函数层，所述第一功函数层位于所述第二功函数层表面。

可选的，所述栅极层的顶部表面低于所述第一介质层的顶部表面。

可选的，还包括：位于所述第一介质层内的栅极覆盖开口，所述栅极覆盖开口暴露出所述栅极层，且所述覆盖层还位于所述栅极覆盖开口内。

可选的，还包括：位于所述第一介质层内的源漏导电层，所述源漏导电层与所述源漏掺杂层电连接。

可选的，还包括：位于所述第一介质层内的源漏电接触层，所述源漏电接触层位于所述源漏掺杂层上，所述源漏导电层位于所述源漏电接触层上。

可选的，还包括：栅极导电层，所述栅极导电层与所述栅极层电连接。

可选的，还包括：位于所述第一介质层和所述栅极结构上的刻蚀停止层；位于所述刻蚀停止层上的第二介质层；所述栅极导电层位于所述第二介质层内。

可选的，所述第一介质层和所述第二介质层材料相同或不相同。

可选的，所述沟道层包括：鳍、若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

相应的，本发明的技术方案中还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的沟道层；在所述沟道层内形成源漏掺杂层；在所述衬底上形成第一介质层，所述第一介质层内具有栅极开口，所述栅极开口暴露出所述沟道层；在所述栅极开口内形成初始栅极结构，所述初始栅极结构横跨所述沟道层，所述初始栅极结构包括位于所述栅极开口侧壁表面和底部表面的初始第一功函数层、以及位于所述初始第一功函数层表面的栅极层；去除部分所述初始第一功函数层，形成第一功函数层和栅极结构，所述栅极结构包括所述第一功函数层、以及位于所述第一功函数层上的栅极层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面，在所述栅极层和所述栅极开口侧壁之间具有隔离开口，所述隔离开口底部暴露出所述第一功函数层；形成覆盖层封闭所述隔离开口顶部以构成空腔。

可选的，去除部分所述初始第一功函数层的工艺包括：干法刻蚀工艺。

可选的，xx刻蚀工艺的刻蚀气体包括：Cl₂和BCl₃。

可选的，所述隔离开口的深宽比的范围为：7:1～9:1。

可选的，在形成所述覆盖层之前，还包括：回刻蚀所述栅极层，使得所述栅极层的顶部表面低于所述第一介质层的顶部表面，并在所述第一介质层内形成栅极覆盖开口。

可选的，所述覆盖层在封闭所述隔离开口顶部的过程中，还包括：在所述栅极覆盖开口内形成所述覆盖层。

可选的，所述覆盖层的形成工艺包括：化学气相沉积工艺。

可选的，部分所述第一功函数层位于栅极开口侧壁表面。

可选的，所述栅极结构还包括：位于所述栅极开口侧壁表面和底部表面的第二功函数层，所述第一功函数层位于所述第二功函数层表面。

可选的，所述第一介质层的形成方法包括：在所述衬底上形成伪栅结构，所述伪栅结构横跨所述沟道层；在所述伪栅结构侧壁形成侧墙；在所述衬底上形成所述第一介质层，所述第一介质层覆盖所述伪栅结构和所述侧墙的侧壁，且所述第一介质层暴露出所述伪栅结构的顶部表面；去除所述伪栅结构，以使所述第一介质层内具有所述栅极开口。

可选的，在所述沟道层内形成源漏掺杂层的方法包括：以所述伪栅结构和所述侧墙为掩膜刻蚀所述沟道层，在所述沟道层内形成源漏开口；在所述源漏开口内形成所述源漏掺杂层。

可选的，在形成所述源漏掺杂层之后，还包括：在所述第一介质层内形成源漏导电层，所述源漏导电层与所述源漏掺杂层电连接。

可选的，在形成所述源漏导电层之前，还包括：在所述第一介质层内形成源漏电接触层，所述源漏电接触层位于所述源漏掺杂层上，所述源漏导电层位于所述源漏电接触层上。

可选的，在形成所述源漏导电层的过程中，还包括：形成栅极导电层，所述栅极导电层与所述栅极层电连接。

可选的，所述源漏导电层和所述栅极导电层的形成方法包括：在所述第一介质层和所述栅极结构上形成第二介质层；在所述第一介质层和所述第二介质层内形成源漏导电开口、以及在所述第二介质层内形成栅极导电开口；在所述源漏导电开口内形成所述源漏导电层，以及在所述栅极导电开口内形成所述栅极导电层。

可选的，在所述源漏导电开口内形成所述源漏导电层、以及所述栅极导电开口内形成所述栅极导电层的方法包括：在所述源漏导电开口和所述栅极导电开口内、以及所述第二介质层的顶部表面形成导电材料层；对所述导电材料层进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，形成所述源漏导电层和所述栅极导电层。

可选的，在形成所述第二介质层之前，还包括：在所述第一介质层和所述栅极结构上形成刻蚀停止层，所述第二介质层位于所述刻蚀停止层上。

可选的，所述沟道层包括：鳍、若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案的结构中，所述栅极结构包括第一功函数层、位于所述第一功函数层上的栅极层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面，在所述栅极层和所述栅极开口侧壁之间具有隔离开口。由于所述隔离开口是通过去除部分所述初始第一功函数层形成，因此所述隔离开口的深宽比较大，为所述覆盖层覆盖封闭所述隔离开口顶部以构成空腔提供基础。所述空腔能够有效减小所述栅极层和周围导电结构之间的介电常数，进而降低所述栅极层和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

进一步，还包括：位于所述第一介质层内的栅极覆盖开口，所述栅极覆盖开口暴露出所述栅极层；所述覆盖层还位于所述栅极覆盖开口内。通过位于所述栅极层上的所述覆盖层，利用所述覆盖层作为形成所述源漏导电层的自对准膜层，能够有效降低工艺难度。

本发明技术方案的形成方法中，去除部分所述初始第一功函数层，形成第一功函数层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面，在所述栅极层和所述栅极开口侧壁之间具有隔离开口。由于所述隔离开口是通过去除部分所述初始第一功函数层形成，因此所述隔离开口的深宽比较大，为所述覆盖层覆盖封闭所述隔离开口顶部以构成空腔提供基础。形成的所述空腔能够有效减小所述栅极层和周围导电结构之间的介电常数，进而降低所述栅极层和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

另外，通过仅去除所述初始第一功函数层，能够减少对所述栅极层的损耗，使得提升所述栅极层对所述第一功函数层的保护效果，降低在后续的刻蚀工艺对所述第一功函数层的损伤，降低对晶体管的阈值电压的影响，以此提升最终形成的半导体结构的性能。

进一步，在形成所述覆盖层之前，还包括：回刻蚀所述栅极层，使得所述栅极层的顶部表面低于所述第一介质层的顶部表面，并在所述第一介质层内形成栅极覆盖开口；所述覆盖层在封闭所述隔离开口的过程中，还包括：在所述栅极覆盖开口内形成所述覆盖层。通过在所述栅极层上形成所述覆盖层，利用所述覆盖层作为形成所述源漏导电层的自对准膜层，能够有效降低工艺难度。

附图说明

图1和图2是一种半导体结构形成过程中各步骤的结构示意图；

图3至图17是本发明实施例中一种半导体结构的形成方法各步骤结构示意图；

图18是本发明另一实施例中一种半导体结构的结构示意图。

具体实施方式

正如背景技术所述，现有技术中鳍式场效应晶体管构成的半导体器件的性能较差。以下将结合附图进行具体说明。

请参考图1，提供衬底100；形成第一介质层101、栅极结构和若干源漏掺杂层102，所述栅极结构位于所述衬底100上，所述源漏掺杂层102位于所述栅极结构两侧的衬底100内，所述第一介质层101位于所述衬底100上，且覆盖所述栅极结构的侧壁，所述栅极结构包括第一功函数层103、位于所述第一功函数层103上的第二功函数层104、位于所述第二功函数层104上的栅极层105、以及位于所述第一功函数层103和所述第二功函数层104侧壁的侧墙106。

请参考图2，回刻蚀所述第二功函数层104和所述栅极层105，在所述第一介质层101内形成栅极覆盖开口(未图示)；在所述栅极覆盖开口内形成覆盖层107；在形成所述覆盖层107之后，在所述第一介质层101内形成源漏导电层108，所述源漏导电层108与所述源漏掺杂层102电连接。

在本实施例中，所述覆盖层107的材料与所述第一介质层101的材料不同，通过所述覆盖层107作为形成所述源漏导电层108的自对准膜层。

然而，所述栅极覆盖开口是通过同时回刻蚀所述第二功函数层104和所述栅极层105形成，使得所述栅极覆盖开口的空间较大，进而使得沉积的覆盖层107能够较为紧密的填充在所述栅极覆盖开口内。由于所述覆盖层107的介电常数较小，进而使得所述源漏导电层108与所述栅极层105之间的寄生电容较大，影响最终形成的半导体结构的性能。

另外，对于PMOS晶体管来说，需要堆叠较多量的第一功函数层103和第二功函数层104来调节阈值电压，使得最终形成的栅极层105的量较少。当同时回刻蚀所述第二功函数层104和所述栅极层105后，会进一步减少所述栅极层105的量，进而降低所述栅极层105对所述第二功函数层104的保护作用。在后续的制程中，容易刻蚀损伤到所述第二功函数层104，影响PMOS晶体管的阈值电压，进而影响最终形成的半导体结构的性能。

在此基础上，本发明提供一种半导体结构及其形成方法，通过去除所述初始功函数层，以使所述栅极层和所述栅极开口侧壁之间具有隔离开口，且利用所述覆盖层封闭所述隔离开口顶部以构成空腔。所述空腔能够有效减小所述栅极层和周围导电结构之间的介电常数，进而降低所述栅极层和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图3至图17是本发明实施例的一种半导体结构的形成过程的结构示意图。

请参考图3和图4，图3是半导体结构立体图，图4是图3中沿A-A线截面示意图，提供衬底，所述衬底包括基底200以及位于所述基底200上的沟道层201。

在本实施例中，所述沟道层201为鳍；在其他实施例中，所述沟道层还可以为若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

在本实施例中，所述衬底的形成方法包括：提供初始衬底(未图示)，所述初始衬底上具有掩膜层(未图示)，所述掩膜层暴露出部分所述初始衬底的顶部表面；以所述掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底。

在本实施例中，所述衬底的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。

请参考图5，图5和图4的视图方向一致，在所述衬底上形成隔离层202。

在本实施例中，所述隔离层202覆盖所述沟道层201的部分侧壁，且所述隔离层202的顶部表面低于所述沟道层201的顶部表面。

在本实施例中，所述隔离层202的形成方法包括：：在所述衬底上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层202，所述隔离层202顶部表面低于所述沟道层201顶部表面。

所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。

在形成所述隔离层202之后，还包括：在所述沟道层201内形成源漏掺杂层；在所述衬底上形成第一介质层，所述第一介质层内具有栅极开口，所述栅极开口暴露出所述沟道层。具体形成过程请参考图6至图10。

请参考图6，在所述衬底上形成伪栅结构203，所述伪栅结构203横跨所述沟道层201；在所述伪栅结构203侧壁形成侧墙204。

在本实施例中，所述伪栅结构203包括：伪栅介质层、以及位于所述伪栅介质层上的伪栅层(未标示)。

在本实施例中，所述伪栅介质层的材料采用氧化硅；在其他实施例中，所述伪栅介质层材料还可以采用氮氧化硅。

在本实施例中，所述伪栅层的材料采用多晶硅。

在本实施例中，所述侧墙204的形成方法包括：在所述伪栅结构203的侧壁和顶部表面、以及所述隔离层202的顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层直至暴露出所述伪栅结构203和所述隔离层202的顶部表面为止，形成所述侧墙204。

在本实施例中，所述侧墙204的材料采用氮化硅。

在本实施例中，所述侧墙材料层的形成工艺采用原子层沉积工艺。

请参考图7，以所述伪栅结构203和所述侧墙204为掩膜刻蚀所述沟道层201，在所述沟道层201内形成源漏开口(未图示)；在所述源漏开口内形成源漏掺杂层205。

在本实施例中，在源漏开口内形成所述源漏掺杂层205的方法包括：采用外延生长工艺在所述源漏开口内形成外延层(未标示)；在形成外延层之后进行源漏离子的注入处理，形成离子注入区(未标示)，由所述离子注入区和所述外延层共同组成所述源漏掺杂层205。

在本实施例中，所述源漏离子采用P型离子。

请参考图8，在所述衬底上形成所述第一介质层206，所述第一介质层206覆盖所述伪栅结构203和所述侧墙204的侧壁，且所述第一介质层206暴露出所述伪栅结构203的顶部表面。

在本实施例中，所述第一介质层206的形成方法包括：在所述衬底上形成初始第一介质层(未图示)；对所述初始第一介质层进行平坦化处理，直至暴露出所述伪栅结构203的顶部表面为止，形成所述第一介质层206。

在本实施例中，所述第一介质层206的材料采用氧化硅。

请参考图9，去除所述伪栅结构203，以使所述第一介质层206内具有所述栅极开口207，且所述栅极开口207暴露出所述沟道层201。

在本实施例中，去除所述伪栅结构203的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述伪栅结构的工艺还可以采用干法刻蚀工艺。

请参考图10，在所述栅极开口207内形成初始栅极结构，所述初始栅极结构横跨所述沟道层201，所述初始栅极结构包括位于所述栅极开口207侧壁表面和底部表面的初始第一功函数层208、以及位于所述初始第一功函数层208表面的栅极层209。

在本实施例中，所述初始栅极结构还包括：栅介质层220和第二功函数层221，所述栅介质层220位于所述栅极开口207底部，所述第二功函数层221位于所述栅介质层220上以及部分所述栅极开口207的侧壁。

在本实施例中，所述第二功函数层221和所述初始第一功函数层208的形成方法包括：在所述栅介质层220表面以及所述栅极开口207侧壁形成初始第二功函数层(未图示)；去除所述栅极开口207侧壁的部分所述初始第二功函数层，形成所述第二功函数层221；在形成所述第二功函数层221之后，在所述第二功函数层221的表面以及所述栅极开口207的侧壁形成所述初始第一功函数层208。

在本实施例中，由于最终形成的晶体管结构为PMOS晶体管，因此需要堆叠较多量的初始第一功函数层208和第二功函数层221来调节阈值电压。

在其他实施例中，如果最终形成的晶体管结构为NMOS晶体管，则需要堆叠较少量的初始第一功函数层308和第二功函数层321来调节阈值电压(请参考图18)。

在本实施例中，所述初始第一功函数层208和所述第二功函数层221为单层；在其他实施例中，所述初始第一功函数层和所述第二功函数层还可以为多层堆叠。

需要说明的是，在本实施例中所述初始栅极结构的功函数层包括两层；在其他实施例中，所述初始栅极结构的功函数层的层数还可以为单层或是多于两层。

请参考图11，去除部分所述初始第一功函数层208，形成第一功函数层210和栅极结构，所述栅极结构包括所述第一功函数层210、以及位于所述第一功函数层210上的栅极层209，所述第一功函数层210的顶部表面低于所述栅极层209的顶部表面，在所述栅极层209和所述栅极开口207侧壁之间具有隔离开口211，所述隔离开口211底部暴露出所述第一功函数层210。

在本实施例中，具体去除部分位于所述栅极开口207侧壁的初始第一功函数层208。

在本实施例中，所述栅极结构还包括：所述栅介质层220、位于所述栅介质层220上以及部分所述栅极开口207侧壁的第二功函数层221，所述第一功函数层210位于所述第二功函数层221上。

在本实施例中，通过去除部分所述初始第一功函数层208，形成第一功函数层210，所述第一功函数层210的顶部表面低于所述栅极层209的顶部表面，在所述栅极层209和所述栅极开口207侧壁之间具有隔离开口211。由于所述隔离开口211是通过去除部分所述初始第一功函数层208形成，因此所述隔离开口211的深宽比较大，为后续覆盖层覆盖封闭所述隔离开口211顶部以构成空腔提供基础。

在本实施例中，所述隔离开口211的深宽比的范围为：7:1～9:1。当所述隔离开口211的深宽比小于7:1时，使得后续沉积的覆盖层容易完全将所述隔离开口211填充，进而不能够在所述隔离开口211内形成空腔；当所述隔离开口211的深宽比大于9:1时，由于所述功函数层210的宽度一定，如果要达到大于9:1的深宽比时，需要刻蚀的深度会很大，进而容易损伤到位于所述功函数层210下方的沟道区域。

在本实施例中，去除部分所述初始第一功函数层208的工艺采用干法刻蚀工艺；所述干法刻蚀工艺的刻蚀气体包括Cl₂和BCl₃。

由于所述栅极层209的材料采用的是钨，所述第一功函数层210的材料包括氮化钛和铝化钛，采用含氯元素的气体对所述功函数层210进行刻蚀，能够在所述栅极层209和所述功函数层210之间产生较大的刻蚀选择比，进而降低对所述栅极层209的刻蚀损伤。

在本实施例中，通过仅去除所述初始第一功函数层208，能够减少对所述栅极层209的损耗，使得提升所述栅极层209对所述第一功函数层210的保护效果，降低在后续的刻蚀工艺对所述第一功函数层210的损伤，降低对晶体管的阈值电压的影响，以此提升最终形成的半导体结构的性能。

请参考图12，在形成所述隔离开口211之后，回刻蚀所述栅极层209，使得所述栅极层209的顶部表面低于所述第一介质层206的顶部表面，并在所述第一介质层206内形成栅极覆盖开口212。

在本实施例中，通过形成所述栅极覆盖开口212，使得后续形成的覆盖层也能位于所述栅极覆盖开口212中，利用所述覆盖层作为后续形成源漏导电层的自对准膜层，能够有效降低工艺难度。

请参考图13，形成覆盖层213封闭所述隔离开口211顶部以构成空腔214。

在本实施例中，通过形成的所述空腔214能够有效减小所述栅极层209和周围导电结构之间的介电常数，进而降低所述栅极层209和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

在本实施例中，所述覆盖层213在封闭所述隔离开口211顶部的过程中，还包括：在所述栅极覆盖开口212内形成所述覆盖层213。

在本实施例中，所述覆盖层213的形成方法包括：在所述隔离开口211内、栅极覆盖开口212内、以及所述第一介质层206表面形成覆盖材料层(未图示)；对所述覆盖材料层进行平坦化处理，直至暴露出是第一介质层206的顶部表面为止，形成所述覆盖层213。

在本实施例中，所述覆盖层213的材料采用氮化硅。

在本实施例中，所述覆盖材料层的形成工艺采用化学气相沉积工艺。

请参考图14，在形成所述覆盖层213之后，在所述第一介质层206内形成源漏电接触层215，所述源漏电接触层215位于所述源漏掺杂层205上。

在本实施例中，所述源漏电接触层215的形成方法包括：在所述第一介质层206内形成第一开口(未标示)，所述第一开口暴露出所述源漏掺杂层205的顶部表面；在所述第一开口内形成所述源漏电接触层215；在形成所述源漏电接触层215之后，在所述第一开口内形成填充层(未标示)，所述填充层填充满所述第一开口，且所述填充层的顶部表面与所述第一介质层206的顶部表面齐平。

请参考图15，在形成所述源漏电接触层215之后，在所述第一介质层206和所述栅极结构上形成刻蚀停止层216。

在本实施例中，所述刻蚀停止层216的材料与所述第一介质层206的材料不同，所述刻蚀停止层216的材料采用氮化硅。

在形成所述刻蚀停止层216之后，还包括：形成源漏导电层和栅极导电层，所述源漏导电层与所述源漏掺杂层205电连接，所述栅极导电层与所述栅极层209电连接。具体形成过程请参考图16至图17。

请参考图16，在所述刻蚀停止层216上形成第二介质层217。

在本实施例中，所述第二介质层217材料与所述刻蚀停止层216的材料不同，所述第二介质层217材料采用氧化硅。

在其他实施例中，所述第二介质层的材料还可以与所述第一介质层的材料不相同。

请参考图17，在所述第一介质层206和所述第二介质层217内形成源漏导电开口(未图示)、以及在所述第二介质层217内形成栅极导电开口(未图示)，所述源漏导电开口暴露出所述源漏电接触层215，所述栅极导电开口暴露出所述栅极层209；在所述源漏导电开口内形成所述源漏导电层218，以及在所述栅极导电开口内形成所述栅极导电层219。

在本实施例中，在所述源漏导电开口内形成所述源漏导电层218、以及所述栅极导电开口内形成所述栅极导电层219的方法包括：在所述源漏导电开口和所述栅极导电开口内、以及所述第二介质层217的顶部表面形成导电材料层(未图示)；对所述导电材料层进行平坦化处理，直至暴露出所述第二介质层217的顶部表面为止，形成所述源漏导电层218和所述栅极导电层219。

相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图17，包括：衬底，所述衬底包括基底200以及位于所述基底200上的沟道层201；位于所述衬底上的第一介质层206，所述第一介质层206内具有栅极开口207，所述栅极开口2078暴露出所述沟道层201；位于所述栅极开口207内的栅极结构，所述栅极结构横跨所述沟道层201，所述栅极结构包括第一功函数层210、以及位于所述第一功函数层210上的栅极层209，所述第一功函数层210的顶部表面低于所述栅极层209的顶部表面；位于所述栅极结构两侧沟道层201内的源漏掺杂层205；位于所述栅极层209和所述栅极开口207侧壁之间的隔离开口211，所述隔离开口211底部暴露出所述第一功函数层210；覆盖层213，所述覆盖层213封闭所述隔离开口211顶部以构成空腔214。

在本实施例中，所述栅极结构包括第一功函数层210、位于所述第一功函数层210上的栅极层209，所述第一功函数层210的顶部表面低于所述栅极层209的顶部表面，在所述栅极层209和所述栅极开口207侧壁之间具有隔离开口211。由于所述隔离开口211是通过去除部分所述初始第一功函数层208形成，因此所述隔离开口211的深宽比较大，为所述覆盖层213覆盖封闭所述隔离开口211顶部以构成空腔214提供基础。所述空腔214能够有效减小所述栅极层209和周围导电结构之间的介电常数，进而降低所述栅极层209和周围导电结构之间的寄生电容，提升最终形成的半导体结构的性能。

在本实施例中，部分所述第一功函数层210位于所述栅极开口207侧壁表面。

在本实施例中，所述隔离开口211的深宽比的范围为：7:1～9:1。

在本实施例中，所述栅极结构还包括：位于所述栅极开口207侧壁表面和底部表面的第二功函数层221，所述第一功函数层210位于所述第二功函数层221表面。

在本实施例中，所述栅极层209的顶部表面低于所述第一介质层206的顶部表面。

在本实施例中，还包括：位于所述第一介质层206内的栅极覆盖开口212，所述栅极覆盖开口212暴露出所述栅极层209，且所述覆盖层213还位于所述栅极覆盖开口212内。通过位于所述栅极层209上的所述覆盖层213，利用所述覆盖层213作为形成所述源漏导电层205的自对准膜层，能够有效降低工艺难度。

在本实施例中，还包括：位于所述第一介质层206内的源漏导电层218，所述源漏导电层218与所述源漏掺杂层205电连接。

在本实施例中，还包括：位于所述第一介质层206内的源漏电接触层215，所述源漏电接触层215位于所述源漏掺杂层205上，所述源漏导电层218位于所述源漏电接触层215上。

在本实施例中，还包括：栅极导电层219，所述栅极导电层219与所述栅极层209电连接。

在本实施例中，还包括：位于所述第一介质层206和所述栅极结构上的刻蚀停止层216；位于所述刻蚀停止层216上的第二介质层217；所述栅极导电层219位于所述第二介质层217内。

在本实施例中，所述沟道层201为鳍；在其他实施例中，所述沟道层还可以为若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (30)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括基底以及位于所述基底上的沟道层；

位于所述衬底上的第一介质层，所述第一介质层内具有栅极开口，所述栅极开口暴露出所述沟道层；

位于所述栅极开口内的栅极结构，所述栅极结构横跨所述沟道层，所述栅极结构包括第一功函数层、以及位于所述第一功函数层上的栅极层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面；

位于所述栅极结构两侧沟道层内的源漏掺杂层；

位于所述栅极层和所述栅极开口侧壁之间的隔离开口，所述隔离开口底部暴露出所述第一功函数层；

覆盖层，所述覆盖层封闭所述隔离开口顶部以构成空腔。

2.如权利要求1所述半导体结构，其特征在于，部分所述第一功函数层位于所述栅极开口侧壁表面。

3.如权利要求1所述半导体结构，其特征在于，所述隔离开口的深宽比的范围为：7:1～9:1。

4.如权利要求1所述半导体结构，其特征在于，所述栅极结构还包括：位于所述栅极开口侧壁表面和底部表面的第二功函数层，所述第一功函数层位于所述第二功函数层表面。

5.如权利要求1所述半导体结构，其特征在于，所述栅极层的顶部表面低于所述第一介质层的顶部表面。

6.如权利要求5所述半导体结构，其特征在于，还包括：位于所述第一介质层内的栅极覆盖开口，所述栅极覆盖开口暴露出所述栅极层，且所述覆盖层还位于所述栅极覆盖开口内。

7.如权利要求1所述半导体结构，其特征在于，还包括：位于所述第一介质层内的源漏导电层，所述源漏导电层与所述源漏掺杂层电连接。

8.如权利要求7所述半导体结构，其特征在于，还包括：位于所述第一介质层内的源漏电接触层，所述源漏电接触层位于所述源漏掺杂层上，所述源漏导电层位于所述源漏电接触层上。

9.如权利要求1所述半导体结构，其特征在于，还包括：栅极导电层，所述栅极导电层与所述栅极层电连接。

10.如权利要求9所述半导体结构，其特征在于，还包括：位于所述第一介质层和所述栅极结构上的刻蚀停止层；位于所述刻蚀停止层上的第二介质层；所述栅极导电层位于所述第二介质层内。

11.如权利要求10所述半导体结构，其特征在于，所述第一介质层和所述第二介质层材料相同或不相同。

12.如权利要求1所述半导体结构，其特征在于，所述沟道层包括：鳍、若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

13.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括基底以及位于所述基底上的沟道层；

在所述沟道层内形成源漏掺杂层；

在所述衬底上形成第一介质层，所述第一介质层内具有栅极开口，所述栅极开口暴露出所述沟道层；

在所述栅极开口内形成初始栅极结构，所述初始栅极结构横跨所述沟道层，所述初始栅极结构包括位于所述栅极开口侧壁表面和底部表面的初始第一功函数层、以及位于所述初始第一功函数层表面的栅极层；

去除部分所述初始第一功函数层，形成第一功函数层和栅极结构，所述栅极结构包括所述第一功函数层、以及位于所述第一功函数层上的栅极层，所述第一功函数层的顶部表面低于所述栅极层的顶部表面，在所述栅极层和所述栅极开口侧壁之间具有隔离开口，所述隔离开口底部暴露出所述第一功函数层；

形成覆盖层封闭所述隔离开口顶部以构成空腔。

14.如权利要求13所述半导体结构的形成方法，其特征在于，去除部分所述初始第一功函数层的工艺包括：干法刻蚀工艺。

15.如权利要求14所述半导体结构的形成方法，其特征在于，干法刻蚀工艺的刻蚀气体包括：Cl₂和BCl₃。

16.如权利要求13所述半导体结构的形成方法，其特征在于，所述隔离开口的深宽比的范围为：7:1～9:1。

17.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述覆盖层之前，还包括：回刻蚀所述栅极层，使得所述栅极层的顶部表面低于所述第一介质层的顶部表面，并在所述第一介质层内形成栅极覆盖开口。

18.如权利要求17所述半导体结构的形成方法，其特征在于，所述覆盖层在封闭所述隔离开口顶部的过程中，还包括：在所述栅极覆盖开口内形成所述覆盖层。

19.如权利要求13所述半导体结构的形成方法，其特征在于，所述覆盖层的形成工艺包括：化学气相沉积工艺。

20.如权利要求13所述半导体结构的形成方法，其特征在于，部分所述第一功函数层位于栅极开口侧壁表面。

21.如权利要求13所述半导体结构的形成方法，其特征在于，所述栅极结构还包括：位于所述栅极开口侧壁表面和底部表面的第二功函数层，所述第一功函数层位于所述第二功函数层表面。

22.如权利要求13所述半导体结构的形成方法，其特征在于，所述第一介质层的形成方法包括：在所述衬底上形成伪栅结构，所述伪栅结构横跨所述沟道层；在所述伪栅结构侧壁形成侧墙；在所述衬底上形成所述第一介质层，所述第一介质层覆盖所述伪栅结构和所述侧墙的侧壁，且所述第一介质层暴露出所述伪栅结构的顶部表面；去除所述伪栅结构，以使所述第一介质层内具有所述栅极开口。

23.如权利要求22所述半导体结构的形成方法，其特征在于，在所述沟道层内形成源漏掺杂层的方法包括：以所述伪栅结构和所述侧墙为掩膜刻蚀所述沟道层，在所述沟道层内形成源漏开口；在所述源漏开口内形成所述源漏掺杂层。

24.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述第一介质层内形成源漏导电层，所述源漏导电层与所述源漏掺杂层电连接。

25.如权利要求24所述半导体结构的形成方法，其特征在于，在形成所述源漏导电层之前，还包括：在所述第一介质层内形成源漏电接触层，所述源漏电接触层位于所述源漏掺杂层上，所述源漏导电层位于所述源漏电接触层上。

26.如权利要求24所述半导体结构的形成方法，其特征在于，在形成所述源漏导电层的过程中，还包括：形成栅极导电层，所述栅极导电层与所述栅极层电连接。

27.如权利要求26所述半导体结构的形成方法，其特征在于，所述源漏导电层和所述栅极导电层的形成方法包括：在所述第一介质层和所述栅极结构上形成第二介质层；在所述第一介质层和所述第二介质层内形成源漏导电开口、以及在所述第二介质层内形成栅极导电开口；在所述源漏导电开口内形成所述源漏导电层，以及在所述栅极导电开口内形成所述栅极导电层。

28.如权利要求27所述半导体结构的形成方法，其特征在于，在所述源漏导电开口内形成所述源漏导电层、以及所述栅极导电开口内形成所述栅极导电层的方法包括：在所述源漏导电开口和所述栅极导电开口内、以及所述第二介质层的顶部表面形成导电材料层；对所述导电材料层进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，形成所述源漏导电层和所述栅极导电层。

29.如权利要求27所述半导体结构的形成方法，其特征在于，在形成所述第二介质层之前，还包括：在所述第一介质层和所述栅极结构上形成刻蚀停止层，所述第二介质层位于所述刻蚀停止层上。

30.如权利要求13所述半导体结构的形成方法，其特征在于，所述沟道层包括：鳍、若干层垂直堆叠的纳米线或若干层垂直堆叠的纳米片。

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