CN101312209B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，该半导体装置具有包括栅极形成区、源极形成区和漏极形成区的有源区的半导体基板。在栅极区中形成凹槽。所述凹槽表面上形成栅极绝缘层。栅极形成在具有栅极绝缘层的栅极形成区上，并且包括在与源极形成区接触的凹槽侧壁的上端部分形成绝缘层。在栅极的两相对侧的有源区中形成源极区和漏极区。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，更特别地涉及可以减少栅极诱导漏极漏电流(gate induced drain leakage，GIDL)效应的半导体装置及其制造方法。
背景技术
随着半导体装置的集成度的增加，晶体管的沟道长度变得更短而源极和漏极的离子注入浓度则持续增加。由于这些变化，使得短沟道效应变成一个严重的问题，其中源极区和漏极区间的电荷增加造成阈值电压(Vt)降低。此外，栅极的可控制性变低。而且，源极区和漏极区的电场增加也造成结漏电流增加，使得刷新特性变差。因此，具有平面沟道的传统半导体装置对于克服这种高集成度所造成的问题的能力有限。
为此，具有能够增加有效沟道长度的凹槽沟道的半导体装置已得到积极的研究。
接下来说明具有凹槽沟道的传统半导体装置的制造方法。
在具有包括栅极形成区和隔离区的有源区的半导体基板的隔离区上形成隔离层之后，在形成有隔离层的半导体基板的整个表面上形成屏障氧化物层(screen oxide)。进行离子注入来调整阈值电压。随后在形成有屏障氧化物层的半导体基板上进行源极/漏极的离子注入。然后去除屏障氧化物层。
在离子注入的半导体基板上形成用于露出有源区的栅极形成区的掩模图形之后，蚀刻半导体基板通过掩模图形露出的部分，以在有源区的栅极形成区中形成凹槽。然后去除掩模图形。
在包括凹槽的半导体基板上形成栅极绝缘层之后，在栅极绝缘层上形成栅极导电层以填充凹槽。栅极绝缘层形成为氧化物层，而栅极导电层形成为多晶硅层和钨层的叠层结构。然后在栅极导电层上形成氮化物层所构成的硬掩模层。
通过构图该硬掩模层、栅极导电层和栅极绝缘层，在包括凹槽的栅极形成区中形成具有凹槽沟道的晶体管。
经过一系列已知的工艺步骤之后，完成具有凹槽沟道的半导体装置。
同时如上述，由于半导体装置的高集成度，单元尺寸已经按比例变得更小，因此沟道掺杂浓度必需过度地增加以维持相同水平的阈值电压。结果，造成刷新特性变差。
对此，为了避免刷新特性变差，已经提出了应用P+多晶硅层以取代N+多晶硅层来调整阈值电压(Vt)的方法。
当应用P+多晶硅层来取代N+多晶硅层时，可以显著地降低沟道掺杂浓度。通过硅制成的半导体基板的带隙电压之差，即使在低沟道剂量时也可以确保阈值电压。而且，可以改善刷新特性。
然而，在将P+多晶硅层应用在凹槽沟道结构的情形，由于源极/漏极区和栅极之间的例如约1.1V的费米能级差，能带隙被严重弯曲。因此，在接近源极区的凹槽侧壁的上端部分会产生GIDL现象，这又造成漏电流增加和刷新特性变差。
在GIDL现象中，电流以电场的方式泄漏并集中在栅极和半导体基板彼此接触的两个边缘部分。为了改善装置性能和可靠度，必须解决GIDL问题。而且，GIDL也是减少装置的刷新时间的主要因素。
发明内容
本发明的实施例关于半导体装置及其制造方法，该半导体装置可以降低将P+多晶硅层应用在凹槽沟道结构中时GIDL现象的影响，由此改善了装置性能和可靠度。
在一个实施例中，半导体装置可以包括半导体基板，该半导体基板提供有包括栅极形成区、源极形成区和漏极形成区的有源区。栅极形成区形成有凹槽。凹槽表面上形成栅极绝缘层。栅极形成于形成有栅极绝缘层的栅极形成区上，栅极包括在凹槽侧壁的上端部分形成的绝缘层，凹槽侧壁的上端部分与源极形成区接触。源极区和漏极区形成在栅极的两相对侧。
半导体装置还可以包括填充在凹槽中作为栅极导电层的P+多晶硅层。
凹槽的深度深于源极区和漏极区的下表面。
绝缘层的宽度约为栅极的临界尺寸的1/5～1/2。
绝缘层具有从半导体基板的表面算起约
Figure DEST_PATH_GA20190933200710148376701D00011
的厚度。
绝缘层形成来使得其下表面位置与源极区的下表面的位置大致齐平。
绝缘层形成为氧化物层。
在另一实施例中，其制造半导体装置的方法可以包括对具有包括栅极形成区的有源区的半导体基板进行源极/漏极离子注入以形成源极区和漏极区。在半导体基板的栅极形成区中形成凹槽。在包括凹槽的半导体基板上形成栅极绝缘层。在栅极绝缘层上形成第一栅极导电层以填充凹槽。蚀刻第一栅极导电层以去除在与源极区接触的侧壁凹槽的上端部分的第一栅极导电层的部分。在去除了第一栅极导电层的侧壁凹槽的上端部分形成绝缘层。在绝缘层和第一栅极导电层上形成第二栅极导电层。在第二栅极导电层上形成第三栅极导电层和硬掩模层。蚀刻硬掩模层、第三栅极导电层、第二栅极导电层、第一栅极导电层、绝缘层和栅极绝缘层以形成栅极。
制造半导体装置的方法中还可以包括在半导体基板上形成屏障氧化物层。在形成源极区和漏极区前，半导体基板形成有屏障氧化物层以形成在源极/漏极区之下的阈值电压调整离子注入层，并注入离子来调整阈值电压。
凹槽形成的深度深于源极区和漏极区的下表面。
第一栅极导电层为P+多晶硅层。
第一栅极导电层的蚀刻包括在第一栅极导电层上形成掩模图形以露出与源极区接触的凹槽的部分上的第一栅极导电层的部分。蚀刻通过掩模图形露出的第一栅极导电层。然后去除掩模图形。
绝缘层形成来具有从半导体基板的表面算起约
Figure DEST_PATH_GA20190933200710148376701D00021
的厚度。
绝缘层的宽度约为栅极的临界尺寸的1/5～1/2。
绝缘层形成来使得其下表面的位置与源极区的下表面的位置大致齐平。
绝缘层为氧化物层。
在制造半导体装置的方法中还包括在形成第二栅极导电层之后和在形成第三栅极导电层之前，平坦化第二栅极导电层的表面。
在另一实施例中，半导体装置栅极的制造方法中可以包括在具有包含栅极形成区的有源区的半导体基板的栅极形成区中形成凹槽。形成栅极绝缘层在包括凹槽的半导体基板上。形成第一栅极导电层在栅极绝缘层上以填充凹槽。蚀刻第一栅极导电层以去除对应于凹槽侧壁的上端部分的第一栅极导电层的部分。在去除了第一栅极导电层的部分的凹槽侧壁的上端部分形成绝缘层。在绝缘层和第一栅极导电层上形成第二栅极导电层。依序在第二栅极导电层上形成第三栅极导电层和硬掩模层。然后蚀刻硬掩模层、第三栅极导电层、第二栅极导电层、第一栅极导电层、绝缘层和栅极绝缘层。
凹槽形成的深度深于源极区和漏极区的下表面。
第一栅极导电层形成为P+多晶硅层。
绝缘层形成来具有从半导体基板的表面算起约
Figure DEST_PATH_GA20190933200710148376701D00031
的厚度。
绝缘层的宽度约为栅极的临界尺寸的1/5～1/2。
附图说明
绝缘层形成为氧化物层。
绝缘层形成来使其下表面的位置与源极区的下表面的位置大致齐平。
具体实施方式
图1是根据本发明实施例的半导体装置的截面图。
图2A到图2I是根据本发明实施例的半导体装置的工艺步骤的截面图。
本发明的优选实施例涉及一种半导体装置，其中绝缘层在凹槽侧壁的上端部分形成为选择性较厚的厚度。当对凹槽沟道结构应用P+多晶硅层时，该侧壁的上端部分与源极区接触。
在栅极和半导体基板彼此接触的端部(也就是在源极区和P+多晶硅栅极之间)的电场会降低以减少GIDL现象。由于该电场的降低，因此可以改善单元性能和刷新性能。
图1是根据本发明实施例的半导体装置的截面图。
在包括栅极形成区、源极形成区、漏极形成区和凹槽H的有源区内形成半导体基板100的栅极形成区，该凹槽H具有深于源极形成区和漏极形成区的深度。在包括凹槽H的栅极形成区中形成栅极126，而在栅极126的相对侧的有源区中形成源极区108a和漏极区108b。栅极126包括形成于在凹槽H的表面上的栅极绝缘层112。绝缘层118形成于与源极区108a接触的凹槽H的上端部分。栅极导电层114、120、122形成于栅极绝缘层112上。硬掩模层124形成于栅极导电层114、120和122上。
栅极绝缘层112和绝缘层118形成为氧化物层。栅极导电层114、120、122形成为P+多晶硅层114、120和金属层122的叠层。硬掩模层124形成为氮化物层。绝缘层118的下表面位于大致与源极区的下表面相类似的位置。绝缘层118具有为栅极126的临界尺寸(CD)的约1/5～1/2的宽度，且形成为从半导体基板的表面起大于约
Figure DEST_PATH_GA20190933200710148376701D00032
的厚度，该厚度优选是
Figure DEST_PATH_GA20190933200710148376701D00033
在图1中，参考标号102、106、128和130分别表示未描述的隔离层、阈值电压调整离子注入层、薄氧化物层和间隔层。
在根据本发明的半导体装置中，绝缘层118选择性地形成在与源极区108a接触的凹槽H的侧壁。因此，凹槽H两个边缘的电场强度降低，由此减少了GIDL现象的影响。所以，该改进可以防止由于GIDL现象所导致的刷新性能的劣化，这导致更好的装置性能和可靠性。
接下来，将参考图2A到图2I说明根据本发明实施例的半导体装置的制造方法。
参考图2A，在具有包括栅极形成区和隔离区的有源区的半导体基板200的隔离区中形成定义有源区的隔离层202。在包括隔离层202的半导体基板200的整个表面上形成屏障氧化物层204。进行阈值电压调整离子注入工艺(未图示)以在覆盖有屏障氧化物层204的半导体基板200中形成阈值电压调整离子注入层206。对具有阈值电压调整离子注入层206的半导体基板200进行源极/漏极离子注入工艺，在半导体基板200的阈值电压调整离子注入层206的上端部分形成结区208。在源极/漏极离子注入工艺中使用N型杂质以形成为N型离子注入层的结区208。
参考图2B，去除屏障氧化物层。在半导体基板上200形成露出栅极形成区的凹槽掩模210。蚀刻通过凹槽掩模210露出的部分的半导体基板200，以在栅极形成区中形成凹槽H。由凹槽H所分开的结区形成源极区208a和漏极区208b。以干蚀刻工艺形成凹槽H使其深度深于源极区208a和漏极区208b的下表面。
参考图2C，以已知方法去除凹槽掩模。在半导体基板200上和凹槽上形成栅极绝缘层212。栅极绝缘层212通过热氧化工艺形成为氧化物层。
参考图2D，在栅极绝缘层212上形成第一栅极导电层214以填充凹槽H。第一栅极导电层214形成为P+多晶硅层并在沉积后将该层的表面平坦化。
参考图2E，在第一栅极导电层214上形成掩模图形216以露出部分的第一栅极导电层214，该部分的第一栅极导电层214形成在侧壁的上端部分与源极区208a接触的凹槽H的部分上。将通过掩模图形216露出的该部分的第一栅极导电层214蚀刻一定厚度。以干法蚀刻方式蚀刻。此外，进行蚀刻使得部分第一栅极导电层214被蚀刻至与源极区208a和漏极区208b的下表面基本相类似的深度。由于该蚀刻，在与源极区208a接触的凹槽H侧壁的上端部分去除了第一栅极导电层214的该部分。
参考图2F，去除掩模图形。在其中去除了第一栅极导电层214的凹槽H侧壁的上部填充绝缘层218，该绝缘层218位于基本上与源极区208a的下表面相类似的位置。绝缘层218为氧化物层，形成为具有约小于栅极的CD的一半的宽度，优选为1/5～1/2。此外，绝缘层218形成为从半导体基板200表面起大于约
Figure G071E8376720070913D000061
优选
Figure G071E8376720070913D000062
的厚度，以保护半导体基板200。
下面，在本发明中，在与源极区208a接触的凹槽H侧壁的上端部分选择性地形成绝缘层218。在凹槽H侧壁的上端部分的绝缘层218比其他部分形成得厚。因为GIDL现象与绝缘层厚度成反比，因此可以有效地降低GIDL现象。
参考图2G，在绝缘层218和第一栅极导电层214上形成第二栅极导电层220。第二栅极导电层220形成为P+多晶硅层。在沉积之后进行该层的表面平坦化。
参考图2H，在第二栅极导电层220上依序形成第三栅极导电层222和硬掩模层224。第三栅极导电层222形成为基于金属的层，例如钨层。硬掩模层224形成为氮化物层。
参考图2I，以干蚀刻方式在具有凹槽H的栅极形成区中图形化硬掩模层224、第三栅极导电层222、第二栅极导电层220、第一栅极导电层214、绝缘层218和栅极绝缘层212以形成具有P+多晶硅层的栅极226。沿源极/漏极区域和硬掩模层224上表面之间的栅极226的每个侧壁形成薄氧化物层228。沿包括薄氧化物层228和硬掩模层224的栅极226的每个侧壁形成间隔层230。
虽然未图示，依序进行一系列后续工艺以完成本发明的半导体装置。
如上述，在本发明实施例中，当对凹槽沟道结构应用P+多晶硅层时，在与源极区接触的凹槽侧壁的上端部分选择性地形成较厚的绝缘层。因此可以减少发生在凹槽侧壁的上端部分的GIDL现象。通过减少GIDL现象的影响可以改善刷新特性、装置性能和可靠度。
本发明中的实施例仅作为说明的目的，任何本领域的技术人员可以在不偏离本发明专利申请范围的范围内，进行任何变更、修改或取代。
本发明要求2007年5月22日所提交的韩国专利申请10-2007-0049654的优先权，将其全文引用结合于此。

Claims (27)

1.一种半导体装置，包括：
半导体基板，包括包含栅极形成区、源极形成区和漏极形成区的有源区，所述栅极形成区形成有凹槽，所述凹槽表面上形成栅极绝缘层；
栅极，形成于形成有栅极绝缘层的栅极形成区上，所述栅极包括在所述凹槽侧壁的上端部分形成的绝缘层，所述凹槽侧壁的上端部分与所述源极形成区接触；和
源极区和漏极区，形成于所述栅极的两相对侧上的所述有源区中。
2.根据权利要求1的半导体装置，还包括填充所述凹槽的P+多晶硅层，所述P+多晶硅层包括栅极导电层。
3.根据权利要求1的半导体装置，其中所述凹槽的深度深于所述源极区和所述漏极区的下表面。
4.根据权利要求1的半导体装置，其中所述绝缘层的宽度为所述栅极的临界尺寸的1/5～1/2。
5.根据权利要求1的半导体装置，其中所述绝缘层具有从所述半导体基板的表面算起的
Figure FA20190933200710148376701C00011
的厚度。
6.根据权利要求1的半导体装置，其中所述绝缘层形成来使得所述绝缘层的下表面的位置与所述源极区的下表面的位置大致齐平。
7.一种半导体装置的制造方法，所述方法包括：
对具有包括栅极形成区的有源区的半导体基板进行源极/漏极离子注入以形成源极区和漏极区；
在所述半导体基板的栅极形成区中形成凹槽；
在包括所述凹槽的半导体基板上形成栅极绝缘层；
在所述栅极绝缘层上形成第一栅极导电层以填充所述凹槽；
蚀刻所述第一栅极导电层以去除形成在与所述源极区接触的凹槽侧壁的上端部分的第一栅极导电层的部分；
在去除了所述第一栅极导电层的凹槽侧壁的上端部分形成绝缘层；
在所述绝缘层和所述第一栅极导电层上形成第二栅极导电层；
在所述第二栅极导电层上形成第三栅极导电层和硬掩模层；和
蚀刻所述硬掩模层、第三栅极导电层、第二栅极导电层、第一栅极导电层、绝缘层和栅极绝缘层以形成栅极。
8.根据权利要求7的半导体装置的制造方法，还包括：在形成源极区和漏极区前，
在所述半导体基板上形成屏障氧化物层；和
对形成有所述屏障氧化物层的半导体基板进行阈值电压调整离子注入以在所述源极区和漏极区下形成阈值电压调整离子注入层。
9.根据权利要求7的半导体装置的制造方法，其中所述凹槽形成的深度深于所述源极区和漏极区的下表面。
10.根据权利要求7的半导体装置的制造方法，其中所述第一栅极导电层包括P+多晶硅层。
11.根据权利要求7的半导体装置的制造方法，其中蚀刻所述第一栅极导电层包括：
在所述第一栅极导电层上在所述凹槽与所述源极区接触的部分形成掩模图形以露出所述第一栅极导电层的部分；
蚀刻通过所述掩模图形露出的第一栅极导电层的所述部分；和
去除所述掩模图形。
12.根据权利要求7的半导体装置的制造方法，其中所述绝缘层形成来具有从所述半导体基板的表面算起的
Figure FA20190933200710148376701C00021
的厚度。
13.根据权利要求7的半导体装置的制造方法，其中所述绝缘层的宽度为所述栅极的临界尺寸的1/5～1/2。
14.根据权利要求7的半导体装置的制造方法，其中所述绝缘层形成来使得所述绝缘层的下表面的位置与所述源极区的下表面的位置大致齐平。
15.根据权利要求7的半导体装置的制造方法，还包括：在形成所述第二栅极导电层和形成所述第三栅极导电层之前，平坦化所述第二栅极导电层的表面。
16.一种半导体装置栅极的制造方法，包括：
在具有包括栅极形成区的有源区的半导体基板的栅极形成区中形成凹槽；
在包括所述凹槽的半导体基板上形成栅极绝缘层；
在所述栅极绝缘层上形成第一栅极导电层以填充所述凹槽；
蚀刻所述第一栅极导电层以去除对应于所述凹槽侧壁的上端部分的第一栅极导电层的部分；
在去除了所述第一栅极导电层的部分的所述凹槽侧壁的上端部分形成绝缘层；
在所述绝缘层和所述第一栅极导电层上形成第二栅极导电层；
在所述第二栅极导电层上依序形成第三栅极导电层和硬掩模层；和
蚀刻所述硬掩模层、第三栅极导电层、第二栅极导电层、第一栅极导电层、绝缘层和栅极绝缘层以形成栅极。
17.根据权利要求16的半导体装置栅极的制造方法，其中所述凹槽形成的深度深于所述源极区和漏极区的下表面。
18.根据权利要求16的半导体装置栅极的制造方法，其中所述第一栅极导电层包括P+多晶硅层。
19.根据权利要求16的半导体装置栅极的制造方法，其中所述绝缘层形成来具有从所述半导体基板的表面算起的
Figure FA20190933200710148376701C00031
的厚度。
20.根据权利要求16的半导体装置栅极的制造方法，其中所述绝缘层的宽度为所述栅极的临界尺寸的1/5～1/2。
21.根据权利要求16的半导体装置栅极的制造方法，其中所述绝缘层形成来使得所述绝缘层的下表面的位置与源极区的下表面的位置大致齐平。
22.一种半导体装置的制造方法，所述方法包括：
形成具有包括栅极形成区、源极形成区和漏极形成区的有源区的半导体基板；
在所述栅极形成区中形成凹槽；
在包括所述凹槽的半导体基板上形成栅极绝缘层；
在形成有所述栅极绝缘层的栅极形成区上形成栅极，其中所述栅极包括形成于所述凹槽侧壁的上端部分的绝缘层，所述凹槽侧壁的上端部分与所述源极区接触；和
在所述栅极的两相对侧上的所述有源区中形成源极区和漏极区。
23.根据权利要求22的半导体装置的制造方法，其中所述凹槽形成的深度深于所述源极区和漏极区的下表面。
24.根据权利要求22的半导体装置的制造方法，其中形成所述源极和漏极区包括对所述在半导体基板进行源极/漏极离子注入。
25.根据权利要求22的半导体装置的制造方法，其中所述绝缘层形成来具有从所述半导体基板的表面算起的
Figure FA20190933200710148376701C00041
的厚度。
26.根据权利要求22的半导体装置的制造方法，其中所述绝缘层的宽度为所述栅极的临界尺寸的1/5～1/2。
27.根据权利要求22的半导体装置的制造方法，其中所述绝缘层形成来使得所述绝缘层的下表面的位置与源极区的下表面的位置大致齐平。
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