KR101105433B1 - 매립게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical class [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 30
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000001039 wet etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000007864 aqueous solution Substances 0.000 claims description 2
- 235000013399 edible fruits Nutrition 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 36
- 238000002955 isolation Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910020781 SixOy Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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Abstract
본 발명은 매립게이트를 적용하는 반도체장치에서 GIDL 열화 현상을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판에 접합영역을 형성하는 단계; 상기 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에 상기 트렌치를 매립하도록 제1도전막(TiN)과 제2도전막(W)을 적층하는 단계; 상기 제2도전막과 제1도전막을 동시에 식각하여 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 중에서 상기 제1도전막의 상부를 일부 식각하여 갭을 형성하는 단계; 및 상기 갭을 매립하는 제2게이트절연막을 형성하는 단계를 포함하고, 상술한 본 발명은 매립게이트가 티타늄질화막패턴과 텅스텐막패턴의 이중 구조를 사용함과 동시에 제1게이트절연막과 제2게이트절연막의 이중 구조로 형성된 게이트절연막을 사용하므로써 접합영역 근처에서만 부분적으로 게이트절연막의 두께를 두껍게 하여 하여 GIDL을 억제할 수 있는 효과가 있다.
매립게이트, GIDL, 텅스텐막, 티타늄질화막, 게이트절연막, 접합영역
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM 등의 반도체장치의 크기가 감소됨에 따라 게이트라인의 패터닝이 어려워 지고, 정전용량(Cs) 확보가 어려워 지고 있는 상황이다. 이러한 게이트라인의 패터닝 및 정전용량(Cs) 확보 어려움의 문제를 해결하기 위해, 매립게이트(Buried Gate Line) 구조의 개발이 활발히 진행되고 있는 상황이다.
매립게이트 구조의 경우 게이트라인 패터닝의 문제가 없으며, 게이트라인과 비트라인간 기생캐패시턴스(Parastic Cap)를 감소시킴으로써, 정전용량(Cs) 확보문제도 해결할 수 있다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 소자분리막(12)이 형성되어 있고, 반도체기판(11)에는 하드마스크막(14)을 이용한 식각에 의해 일정 깊이의 트렌치(15)가 형성되어 있다. 트렌치(15)의 표면 상에는 게이트절연막(16)이 형성되어 있다. 게이트절연막(16) 상에서 트렌치(15)를 일부 매립하는 매립게이트(17/18)가 형성되어 있고, 매립게이트 상에는 트렌치(15)의 나머지를 갭필하는 층간절연막(19)이 형성되어 있다. 트렌치(15) 양측의 반도체기판(11) 내에 접합영역(13)이 형성되어 있다.
도 1의 종래기술은 매립게이트를 형성하기 위해 트렌치를 채울 때까지 전면에 게이트도전막을 증착한 후 화학적기계적연마 및 에치백을 순차적으로 진행하고 있다.
종래기술은 매립게이트로 사용되는 게이트도전막으로서 폴리실리콘막을 사용하지 않고 티타늄질화막(TiN, 17)과 텅스텐막(W, 18)을 적층하여 매립게이트의 저항을 낮추고 있다.
그러나, 티타늄질화막(TiN, 17)은 일함수(Workfunction)가 크기 때문에 NMOSFET을 구비한 DRAM 장치의 셀구조에서 전기장이 증가하는 문제를 갖는다. 특히, 스토리지노드콘택홀과 비트라인콘택홀이 만나는 접합영역(13)에서는 전기장이 더욱 커지기 때문에 GIDL(Gate Induced Drain Leakage) 특성이 나빠지게 된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트를 적용하는 반도체장치에서 GIDL 열화 현상을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 기판에 형성된 트렌치; 상기 트렌치 양측의 기판 내에 형성된 접합영역; 상기 트렌치 표면 상에 형성된 제1게이트절연막; 상기 제1게이트절연막 상에서 상기 트렌치를 일부 매립하는 제2도전막; 상기 제2도전막과 상기 제1게이트절연막 사이에 형성되어 상기 제2도전막보다 낮은 표면을 갖고, 상기 제2도전막 양측으로 상기 제2도전막과 상기 제1게이트절연막 사이의 갭을 제공하는 제1도전막; 및 상기 갭에 매립됨과 동시에 상기 제2도전막을 덮는 제2게이트절연막을 포함하는 것을 특징으로 하고, 상기 제2도전막은 텅스텐막을 포함하고, 상기 제1도전막은 티타늄질화막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 반도체기판에 접합영역을 형성하는 단계; 상기 접합영역이 형성된 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에 제1도전막을 형성하는 단계; 상기 제1도전막 상에 상기 트렌치를 갭필하는 제2도전막을 형성하는 단계; 상기 제2도전막과 제1도전막을 동시에 식각하여 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 중에서 상기 제1도전막의 상부를 일부 식각하여 상기 제2도전막 양측으로 상기 제2도전막과 상기 제1게이트절연막 사이에 갭을 형성하는 단계; 및 상기 갭을 매립함과 동시에 상기 제2도전막을 덮는 제2게이트절연막을 형성하는 단계 를 포함하는 것을 특징으로 하고, 상기 제1도전막은 티타늄질화막을 포함하고,상기 제2도전막은 텅스텐막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트가 티타늄질화막패턴과 텅스텐막패턴의 이중 구조를 사용함과 동시에 제1게이트절연막과 제2게이트절연막의 이중 구조로 형성된 게이트절연막을 사용하므로써 채널이 형성되는 접합영역 근처에서만 부분적으로 게이트절연막의 두께를 두껍게 하여 GIDL을 억제할 수 있는 효과가 있다.
특히, 게이트절연막 중 텅스텐막패턴과 제1게이트절연막 사이에는 티타늄질화막패턴이 없이 제2게이트절연막이 위치함에 따라 게이트절연막의 두께증가를 얻어 더욱 더 GIDL을 억제할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 트렌치(25)가 구비된 반도체기판(21), 트렌치(25)의 표면 상에 형성된 제1게이트절연막(26), 제1게이트절연막(26) 상에서 트렌치(25)를 일부 매립하는 매립게이트 및 매립게이트 상에서 트렌치(25)의 나머지를 갭필하는 층간절연막(31)을 포함한다. 반도체기판(21)에는 소자분리막(22)이 형성되어 있고, 트렌치(25)는 활성영역은 물론 소자분리막(22)에도 형성되어 있다. 트렌치(25) 양측의 활성영역 내에는 접합영역(23)이 형성되어 있다.
도 2에서, 매립게이트는 티타늄질화막패턴(27B)과 텅스텐막패턴(28A)의 이중층 구조를 가지며, 텅스텐막패턴(28A)과 제1게이트절연막(26) 사이에는 제2게이트절연막(30)이 구비된다. 즉, 티타늄질화막패턴(27B)의 상부에 제2게이트절연막(30)이 형성되어 있다. 텅스텐막패턴(28A)과 제1게이트절연막(26) 사이에 제2게이트절연막(30)이 형성되도록 티타늄질화막패턴(27B)은 표면높이가 낮아진다. 제조 방법에서 후술하겠지만, 표면높이가 낮아진 티타늄질화막패턴(27B)은 습식식각을 통해 형성하며, 그에 따라 갭이 형성되고, 갭 내부를 제2게이트절연막(30)이 채우게 된다. 갭의 깊이는 적어도 접합영역(23)의 깊이와 동일하거나 더 깊을 수 있다.
도 2에 따르면, 매립게이트가 티타늄질화막패턴(27B)과 텅스텐막패턴(28A)의 이중 구조를 사용함과 동시에 게이트절연막이 제1게이트절연막(26)과 제2게이트절연막(30)의 이중 구조를 사용하고 있다. 즉, 접합영역(23) 근처에서만 부분적으로 게이트절연막의 두께를 두껍게(d2) 한다.
특히, 게이트절연막 중 제2게이트절연막(30)은 텅스텐막패턴(28A)과 제1게이트절연막(26) 사이에 위치하여 즉, 텅스텐막패턴(28A)과 제1게이트절연막(26) 사이 에는 티타늄질화막패턴(27B)이 없이 제2게이트절연막(30)이 위치함에 따라 게이트절연막의 두께 증가(d2)를 얻어 GIDL을 억제할 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다.
이어서, 이온주입을 통해 접합영역(23)을 형성한다.
이어서, 하드마스크막(24)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(25)를 형성한다. 이때, 트렌치(25)는 접합영역(23)이 형성되어 있는 반도체기판(21)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(25)또한 라인 형태이며, 트렌치(25)의 라인형태에 의해 반도체기판(21)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(25)가 형성된다. 단, 반도체기판(21)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(25)의 깊이가 더 깊어질 수 있다. 예를 들어, 반도체기판(21)에 형성되는 트렌치의 깊이는 1000∼1500Å이고, 소자분리막(22)에 형성되는 트렌치의 깊이는 1500∼2000Å이다.
트렌치(25)를 형성하기 위한 식각 공정은 하드마스크막(24)을 식각장벽으로 이용하는데, 하드마스크막(24)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(24)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(24)은 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.
트렌치(25)의 깊이는 접합영역(23)의 깊이보다 더 깊게 형성한다.
하드마스크막(24)을 적용한 경우에는 트렌치(25) 형성후에 감광막패턴을 스트립할 수 있다.
도 3b에 도시된 바와 같이, 트렌치(25)의 측벽 및 바닥면에 제1게이트절연막(26)을 형성한다. 제1게이트절연막(26)은 트렌치(25)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 열산화(Thermal oxidation) 방법을 적용할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(21)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 또한, 제1게이트절연막(26)은 증착방법을 이용하여 형성할 수도 있다.
이어서, 제1게이트절연막(26) 상에 트렌치(25)를 매립하도록 티타늄질화막(27)과 텅스텐막(28)을 적층한다. 티타늄질화막(27)은 하부구조의 프로파일을 따라 얇게 증착하고, 텅스텐막(28)은 티타늄질화막(27) 상에서 트렌치를 완전히 갭필하는 두께로 증착한다.
도 3c에 도시된 바와 같이, 매립게이트 분리 공정을 진행한다. 즉, 하드마스크막(24) 상부의 제1게이트절연막(26) 표면이 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한 이후에, 에치 백(Etchback) 공정을 진행한다. 이에 따라, 트렌치(25)의 일부를 매립하는 형태의 티타늄질화막패턴(27A)과 텅스텐막패턴(28A)이 잔류한다.
위와 같이 티타늄질화막패턴(27A)과 텅스텐막패턴(28A)을 적층하여 형성하므로써 매립게이트가 완성된다. 즉, 매립게이트는 티타늄질화막패턴(27A)과 텅스텐막패턴(28A)의 이중층(Bilayer) 구조를 갖고 트렌치(25)를 일부 매립하는 형태가 된다.
매립게이트에서 티타늄질화막패턴(27A)을 사용함에 따라 셀문턱전압(Cell Vt)을 좌우하는 일함수(Work Fucion)값을 안정(Stable)하게 유지할 수 있다. 아울러, 텅스텐막패턴(28A)에 의해 매립게이트의 저항을 낮추어 동작속도를 향상시킬 수 있다. 결국, 티타늄질화막패턴(27A)은 트랜지스터의 구동을 위한 게이트전극으로 사용되고, 텅스텐막패턴(28A)은 매립게이트의 저항을 줄이는 용도로 사용한다.
상기 매립게이트 구조에서 티타늄질화막패턴(27A)은 스토리지노드콘택홀과 비트라인콘택홀이 만나는 접합영역(23)에서는 전기장이 더욱 커지기 때문에 GIDL(Gate Induced Drain Leakage) 특성이 나빠지게 하는 원인이 된다.
따라서, 본 발명은 접합영역(23)과 근접하는 티타늄질화막패턴(27A)을 일부 제거해준다.
도 3d에 도시된 바와 같이, 티타늄질화막패턴의 상부를 일부 제거하여 텅스텐막(28A)과 제1게이트절연막(26) 사이에 갭(29)을 만들어준다. 이에 따라 높이가 낮아진 티타늄질화막패턴(27B)이 형성된다. 여기서, 낮아지는 높이는 접합영역(23)과의 접촉 깊이에 해당한다. 즉, 갭(29)의 깊이는 적어도 접합영역(23)의 깊이와 동일하거나 더 낮아질 수 있다.
위와 같이 티타늄질화막패턴만을 선택적으로 제거하기 위해 습식식각을 적용한다. 예를 들어, 습식식각은 황산(H2SO4)과 과수(H2O2)의 혼합 수용액을 사용할 수 있다.
도 3e에 도시된 바와 같이, 갭(29)을 충진하도록 전면에 제2게이트절연막(30)을 형성한다. 이와 같이, 제2게이트절연막(30)을 형성해주므로써 접합영역(23)과 텅스텐막패턴(28A) 사이에는 이중 게이트절연막이 위치하게 된다. 즉, 제1게이트절연막(26)과 제2게이트절연막(30)의 이중 게이트절연막이 위치하게 되고, 이처럼 이중 게이트절연막에 의해 텅스텐막패턴(28A)과 접합영역(23) 사이에는 d2와 같이 두꺼운 게이트절연막이 형성된다. 여기서, d2의 두께는 종래기술인 도 1의 d1보다 더 두꺼운 두께이다.
위와 같이, 이중 게이트절연막 구조에 의해 게이트절연막의 두께를 증가시키므로써 GIDL을 방지할 수 있다.
도 3f에 도시된 바와 같이, 전면에 층간절연막(31)을 형성한다. 층간절연막(31)은 갭필특성이 우수한 산화막을 포함한다. 예컨대, 층간절연막(31)은 폴리실라잔을 원료로 하는 스핀온절연막(Spin On Dielectric; SOD)으로 형성한다. 또한, 층간절연막(31)은 질화막을 얇게 실링한 후에 산화막을 갭필할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 접합영역 24 : 하드마스크막
25 : 트렌치 26 : 제1게이트절연막
27B: 티타늄질화막패턴 28A : 텅스텐막패턴
29 : 갭 30 : 제2게이트절연막
31 : 층간절연막
Claims (10)
- 기판에 형성된 트렌치;상기 트렌치 양측의 기판 내에 형성된 접합영역;상기 트렌치 표면 상에 형성된 제1게이트절연막;상기 제1게이트절연막 상에서 상기 트렌치를 일부 매립하는 제2도전막;상기 제2도전막과 상기 제1게이트절연막 사이에 형성되어 상기 제2도전막보다 낮은 표면을 갖고, 상기 제2도전막 양측으로 상기 제2도전막과 상기 제1게이트절연막 사이의 갭을 제공하는 제1도전막; 및상기 갭에 매립됨과 동시에 상기 제2도전막을 덮는 제2게이트절연막을 포함하는 반도체 장치.
- 제1항에 있어서,상기 제2도전막은 텅스텐막을 포함하고, 상기 제1도전막은 티타늄질화막을 포함하는 반도체장치.
- 제1항에 있어서,상기 제1 및 제2게이트절연막은 실리콘산화막을 포함하는 반도체장치.
- 제1항에 있어서,상기 갭의 깊이는 적어도 상기 접합영역의 깊이와 동일한 깊이를 갖는 반도체장치.
- 반도체기판에 접합영역을 형성하는 단계;상기 접합영역이 형성된 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 표면 상에 제1게이트절연막을 형성하는 단계;상기 제1게이트절연막 상에 제1도전막을 형성하는 단계;상기 제1도전막 상에 상기 트렌치를 갭필하는 제2도전막을 형성하는 단계;상기 제2도전막과 제1도전막을 동시에 식각하여 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 중에서 상기 제1도전막의 상부를 일부 식각하여 상기 제2도전막 양측으로 상기 제2도전막과 상기 제1게이트절연막 사이에 갭을 형성하는 단계; 및상기 갭을 매립함과 동시에 상기 제2도전막을 덮는 제2게이트절연막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 제1도전막은 티타늄질화막을 포함하고,상기 제2도전막은 텅스텐막을 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 갭을 형성하는 단계는,습식식각을 이용하여 상기 티타늄질화막을 선택적으로 식각하는 반도체장치 제조 방법.
- 제7항에 있어서,상기 습식식각은 황산과 과수의 혼합수용액을 이용하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 갭의 깊이는 적어도 상기 접합영역의 깊이와 동일하게 하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 제1 및 제2게이트절연막은 실리콘산화막을 포함하는 반도체장치 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090060638A KR101105433B1 (ko) | 2009-07-03 | 2009-07-03 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| US12/616,609 US8120099B2 (en) | 2009-07-03 | 2009-11-11 | Semiconductor device with buried gate and method for fabricating the same |
| CN2010101711445A CN101944531A (zh) | 2009-07-03 | 2010-05-13 | 具有掩埋栅的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090060638A KR101105433B1 (ko) | 2009-07-03 | 2009-07-03 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110003048A KR20110003048A (ko) | 2011-01-11 |
| KR101105433B1 true KR101105433B1 (ko) | 2012-01-17 |
Family
ID=43412168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090060638A KR101105433B1 (ko) | 2009-07-03 | 2009-07-03 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8120099B2 (ko) |
| KR (1) | KR101105433B1 (ko) |
| CN (1) | CN101944531A (ko) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101186011B1 (ko) * | 2009-11-27 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
| JP2011129566A (ja) * | 2009-12-15 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR101096265B1 (ko) * | 2009-12-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 매립 게이트 및 그 형성방법 |
| TWI602303B (zh) | 2011-01-26 | 2017-10-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| CN103165669A (zh) * | 2011-12-09 | 2013-06-19 | 上海华虹Nec电子有限公司 | 沟槽功率mos器件及其制造方法 |
| KR101851199B1 (ko) * | 2011-12-28 | 2018-04-25 | 삼성전자주식회사 | 질화된 게이트 절연층을 포함하는 반도체 소자 및 그 제조 방법 |
| KR101847630B1 (ko) * | 2013-04-01 | 2018-05-24 | 삼성전자주식회사 | 반도체 소자 및 반도체 모듈 |
| KR20150090669A (ko) * | 2014-01-29 | 2015-08-06 | 에스케이하이닉스 주식회사 | 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 |
| KR102181609B1 (ko) * | 2014-02-04 | 2020-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102164542B1 (ko) | 2014-05-21 | 2020-10-12 | 삼성전자 주식회사 | 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 |
| CN108346666B (zh) | 2017-01-23 | 2022-10-04 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| KR102222542B1 (ko) * | 2017-04-12 | 2021-03-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9972626B1 (en) * | 2017-06-22 | 2018-05-15 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
| CN109216357B (zh) | 2017-06-30 | 2021-04-20 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN109326595B (zh) * | 2017-07-31 | 2021-03-09 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| KR102358460B1 (ko) | 2017-08-10 | 2022-02-07 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| KR102671273B1 (ko) | 2019-06-17 | 2024-06-04 | 에스케이하이닉스 주식회사 | 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 |
| CN112447718B (zh) * | 2019-08-30 | 2024-07-19 | 长鑫存储技术有限公司 | 半导体结构、制备方法及动态随机存储器 |
| CN113707610B (zh) * | 2020-05-21 | 2023-04-18 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| CN113035870B (zh) | 2021-03-01 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| US11700724B2 (en) | 2021-05-14 | 2023-07-11 | Winbond Electronics Corp. | Semiconductor memory structure and method for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2009
- 2009-07-03 KR KR1020090060638A patent/KR101105433B1/ko not_active IP Right Cessation
- 2009-11-11 US US12/616,609 patent/US8120099B2/en active Active - Reinstated
-
2010
- 2010-05-13 CN CN2010101711445A patent/CN101944531A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110001186A1 (en) | 2011-01-06 |
| CN101944531A (zh) | 2011-01-12 |
| KR20110003048A (ko) | 2011-01-11 |
| US8120099B2 (en) | 2012-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
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| LAPS | Lapse due to unpaid annual fee |