KR20080073588A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 소자분리막 형성 영역 및 게이트 형성 영역을 갖는 반도체 기판의 상기 게이트 형성 영역에 홈을 형성하는 단계와, 상기 홈을 포함한 반도체기판 상에 상기 소자분리막 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴으로 식각베리어로 반도체기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립시켜 소자분리막을 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 게이트 형성 영역에 홈이 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크를 차례로 형성하는 단계와, 상기 게이트 하드마스크, 게이트 도전막 및 게이트 절연막을 식각하여 홈 상에 게이트를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing of semiconductor deive}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 도 1d에 대응하는 사시도.
도 3은 도 1e에 대응하는 사시도.
도 4는 도 1f에 대응하는 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판 102 : 리세스마스크
104 : 패드산화막 106 : 패드질화막
108, 208, 308, 408 : 절연막 110, 210 : 게이트 절연막
112, 312 : 폴리실리콘막 114, 314 : 금속계막
116, 316 : 게이트 하드마스크막
H : 홈 T : 트렌치
A : 활성영역 B : 소자분리영역
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 리세스 게이트 형성시 소자분리막의 손실을 최소화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브 타입(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는 종래기술에 따른 벌브형 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
반도체기판의 소자분리 영역을 식각하여 상기 기판 내에 트렌치를 형성하고, 상기 트렌치 내에 상기 트렌치를 매립하도록 절연막을 증착하여 기판의 활성 영역을 한정하는 소자분리막을 형성한다음, 상기 기판 활성 영역의 리세스 게이트 형성 영역을 식각하여 제1홈을 형성한다.
그리고, 상기 제1홈의 저면을 좀더 식각하여 벌브형상을 갖는 리세스 게이트 용 제2홈을 형성하고, 이후, 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
한편, 상기 소자분리막을 형성하기 위한 소자분리영역의 트렌치를 매립하기 위한 방법으로는 매립특성이 좋은 SOD(Spin-On Dielectric), HARP(High Aspect Ratio Process) 및 HDP(High Density Plasma) 공정으로 소자분리막을 형성하는 방법이 제안된 바 있다. 또한, 상기 HDP 공정을 2번으로 나누어, 즉, 절연막을 매립시 보이드가 발생하지 않도록 제1절연막과 제2절연막으로 나누어 매립하는 방법도 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 SOD막을 사용하는 방법은, 상기 HDP막에 비해 식각 속도가 매우 빨라 리세스 게이트를 형성하기 위한 기판 리세스시 사용되는 세정 공정에서 갭-필(Gap-fill)된 상기 SOD막이 함께 식각됨에 따른 손실이 발생하게 되어, SOD막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하여 사용하는데, 리세스 게이트 형성시 기판을 리세스 시키는 공정에서 상기 HDP막의 손실이 발생하게 되고, 반도체 소자의 고집적화에 따라 점점 리세스 되는 깊이가 깊어짐에 따라서 그에 따른 세정시간도 증가하게 되고 상기 증가 된 세정시간에 의해 SOD막에까지 그 손실이 발생하게 된다.
한편, 벌브(bulb)형 리세스 게이트를 형성하는 경우에는, 리세스 게이트 넥(neck) 및 벌브(bulb) 형성 시의 2번의 세정 공정으로 인해 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막의 손실은 더욱 심해지게 된다.
결과적으로, 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막의 손실 에 의해 모트(moat)가 발생하게 되고, 그에 따라서 후속에 형성되는 게이트 절연막의 특성을 감소시키게 된다.
따라서, 본 발명은 소자분리막의 손실을 감소시켜 모트(moat)의 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
또한, 본 발명은 상기와 같이 모트(moat)의 발생을 방지하여 게이트 절연막의 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 소자분리막 형성 영역 및 게이트 형성 영역을 갖는 반도체 기판의 상기 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈을 포함한 반도체기판 상에 상기 소자분리막 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴으로 식각베리어로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 절연막을 매립시켜 소자분리막을 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 게이트 형성 영역에 홈이 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크를 차례로 형성하는 단계; 및 상기 게이트 하드마스크, 게이트 도전막 및 게이트 절연막을 식각하여 홈 상에 게이트를 형성하는 단계;를 포함한다.
상기 하드마스크 패턴은 패드산화막 및 패드질화막의 적층막으로 형성한다.
상기 패드산화막은 엘피-테오스(LP-TEOS)막 또는 HTO(High Temperature Oxidation)막으로 형성한다. 상기 패드질화막의 형성 후, 상기 패드질화막의 표면 을 평탄화시키는 단계;를 더 포함한다.
상기 절연막은 SOD막과 HDP막의 적층막으로 형성한다.
상기 게이트 도전막은 폴리실리콘막 및 금속계막의 적층막으로 형성한다.
상기 폴리실리콘막은 상기 소자분리막들 사이 공간을 매립하도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 리세스 게이트 형성시 반도체기판 상에 먼저 리세스 게이트 형성영역을 형성하고, 그런다음 소자분리막을 형성하여 리세스 게이트 구조를 갖는 반도체 소자를 형성한다.
이렇게 하면, 반도체기판 상에 먼저 소자분리막을 형성하고 나서 리세스 게이트를 형성하는 종래의 반도체 소자의 제조방법과 달리, 반도체기판을 먼저 리세스 시키고 그런 다음 소자분리막을 형성함으로써, 리세스 게이트 형성시의 소자분리막의 손실을 방지할 수 있다.
따라서, 상기와 같이 소자분리막의 손실을 방지하여 모트(moat)의 발생을 방지함으로써, 후속의 게이트 절연막의 특성을 향상시킬 수 있다.
자세하게, 도 1a 내지 도 1f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리영역(B) 및 활성 영역(A)을 갖는 반도체기 판(100)의 상기 활성 영역(A) 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크(102)를 형성한다. 그런 다음 상기 리세스 마스크(102) 및 반도체기판(100)을 차례로 식각하여 상기 반도체기판(100) 상에 리세스 게이트 형성 영역인 홈(H)을 형성한다.
도 1b를 참조하면, 상기 리세스 게이트 형성 영역인 홈(H)을 포함한 반도체기판(100) 전면 상에 패드산화막(104)을 형성하고, 상기 패드산화막(104) 상에 패드질화막(106)을 형성하여, 상기 패드질화막(106) 및 패드산화막(104)으로 이루어진 하드마스크(도시안됨)를 형성한다. 이때, 상기 패드산화막(104)은 엘피-테오스(LP-TEOS)막 또는 HTO(High temperature oxidation)막으로 형성하도록 한다. 이어서, 상기 패드질화막(106)을 CMP 공정으로 평탄화시킨다.
도 1c를 참조하면, 상기 하드마스크를 마스크패턴으로 이용하여 상기 반도체기판(100)의 소자분리영역(B)을 노출시킨다. 이어서, 상기 노출된 반도체기판(100)의 소자분리영역(B)을 식각하여 트렌치(T)를 형성한다.
도 1d를 참조하면, 상기 소자분리영역(B)의 트렌치(T)를 매립하도록 상기 트렌치(T) 내에 절연막(108)을 형성한다. 여기서, 상기 절연막(108)은 SOD막 및 HDP막의 적층구조로 형성하도록 한다. 그런다음, 상기 절연막(108)이 형성된 트렌치(T)를 제외한 패드질화막(106)을 상기 절연막(108)은 잔류되도록 상기 패드산화막(104)이 노출될때까지 전면식각하여 제거하고, 상기 노출된 패드산화막(104)을 상기 활성 영역(A)의 표면 및 리세스 게이트 형성 영역인 홈(H) 내부가 노출될때까지 세정하여 제거한다.
도 2는 도 1d에 대응하는 사시도로써, 상기 패드질화막 및 패드산화막을 제거함으로써, 리세스 게이트 형성 영역인 홈(H)은 노출시키면서 상기 소자분리영역(B)의 절연막(208)으로 형성된 소자분리막이 활성 영역(A)보다 상부로 노출되어 형성되는 것을 확인할 수 있다.
도 1e를 참조하면, 상기 활성 영역 상에 형성된 리세스 게이트 형성 영역의 홈(H) 내부에 게이트 절연막(110)을 상기 소자분리막이 노출된 높이 부분까지 매립하고, 상기 게이트 절연막(110) 상에 폴리실리콘막(112), 금속계막(114) 및 게이트 하드마스크막(116)을 차례로 형성한다.
도 3은 도 1e에 대응하는 사시도로써, 상기 소자분리막 사이의 활성 영역(A) 공간에 폴리실리콘막(312)이 소자분리막의 노출된 높이 부분까지 형성되어 상기 소자분리막들 사이 공간을 매립하는 형태로 형성되며, 상기 금속계막(314) 및 게이트 하드마스크막(316)이 상기 소자분리막 및 폴리실리콘막(312) 상에 형성되는 것을 확인할 수 있다.
도 1f를 참조하면, 상기 게이트 하드마스크막(116), 폴리실리콘막(114), 금속계막(112), 및 게이트 절연막(110)을 패터닝하고 식각하여 본 발명의 실시예에 따른 게이트를 형성한다.
도 4는 도 1f에 대응하는 사시도로써, 상기 게이트 하드마스크막(416), 금속계막(414), 폴리실리콘막(412) 및 게이트 절연막이 식각되어 형성된 게이트를 확인할 수 있다.
한편, 상기 게이트 형성은 게이트 하드마스크막, 금속계막, 폴리실리콘막 및 게이트 절연막 식각시, 본 발명의 실시예에서의 1번의 식각공정과 달리 2번의 식각 공정을 통하여 상기 게이트 하드마스크막 및 금속계막보다 폴리실리콘막이 활성영역(A) 상으로 일정량 더 많이 노출되도록 형성할 수 있다.
이 경우, 본 발명은 리세스 게이트 구조를 갖는 반도체 소자의 반도체기판 리세스시 먼저 소자분리막을 형성하고 나서 반도체기판을 리세스 시키는 종래의 방법과 달리, 먼저 반도체 기판 상의 리세스 게이트 형성 영역을 형성하고 나서 소자분리막을 형성함으로써, 벌브형(bulb type) 리세스 게이트 형성시 반도체 기판의 넥(neck)과 벌브를 형성하는 식각 공정시의 두 번의 세정 공정에 따른 소자분리막의 손실을 방지할 수 있다.
따라서, 상기와 같이 소자분리막의 손실을 방지함으로써, 모트의 발생을 억제할 수 있고, 또한, 반도체기판 리세스시 상기 소자분리막이 활성 표면 보다 아래로 손실되지 않으므로 습식 식각에 취약한 SOD막을 갭-필(gap-fill) 물질로 사용할 수 있다.
게다가, 소자분리막이 리세스 게이트 형성 후에도 활성 표면 보다 위로 형성되므로 3차원적인 구조의 셀을 형성하여 게이트를 평면이 아닌 입체로 형성할 수 있어 그에 따른 셀 트랜지스터 특성에 효과적이다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체기판 상의 리세스 게이트 형성 영역을 먼저 형성하고 나서 소자분리막을 형성함으로써, 벌브형(bulb type) 리세스 게이트 형성시 반도체 기판의 넥(neck)과 벌브를 형성하는 식각 공정 시의 두 번의 세정 공정에 따른 소자분리막의 손실을 방지할 수 있다.
따라서, 본 발명은 상기와 같이 소자분리막의 손실을 방지함으로써, 모트(moat)의 발생을 억제할 수 있고, 또한, 반도체기판 리세스시 상기 소자분리막이 활성 표면 보다 아래로 손실되지 않으므로 습식 식각에 취약한 SOD막을 갭-필(gap-fill) 물질로 사용할 수 있다.
게다가, 본 발명은 소자분리막이 리세스 게이트 형성 후에도 활성 표면 보다 위로 형성되므로 3차원적인 구조의 셀을 형성하여 게이트를 평면이 아닌 입체로 형성할 수 있어 그에 따른 셀 트랜지스터 특성에 효과적이다.

Claims (7)

  1. 소자분리막 형성 영역 및 게이트 형성 영역을 갖는 반도체 기판의 상기 게이트 형성 영역에 홈을 형성하는 단계;
    상기 홈을 포함한 반도체기판 상에 상기 소자분리막 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴으로 식각베리어로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립시켜 소자분리막을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 게이트 형성 영역에 홈이 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크를 차례로 형성하는 단계; 및
    상기 게이트 하드마스크, 게이트 도전막 및 게이트 절연막을 식각하여 홈 상에 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 패턴은 패드산화막 및 패드질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 패드산화막은 엘피-테오스(LP-TEOS)막 또는 HTO(High Temperature Oxidation)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 패드질화막의 형성 후,
    상기 패드질화막의 표면을 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막은 SOD막과 HDP막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막 및 금속계막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 폴리실리콘막은 상기 소자분리막들 사이 공간을 매립하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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