KR20070032473A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막을 구비한 실리콘기판을 제공하는 단계와, 상기 활성영역에 접한 소자분리막의 일부 두께를 제거하여 상기 활성영역의 측벽 일부 두께를 노출시키는 단계와, 상기 노출된 활성영역의 측벽 및 표면으로부터 선택적 에피택셜 성장법에 의한 실리콘막을 성장시켜 활성영역의 표면적을 증가시키는 단계와, 상기 표면적이 증가된 활성영역 상에 게이트를 형성하는 단계와, 상기 게이트 양측의 표면적이 증가된 활성영역 내에 소오스/드레인영역을 형성함과 아울러 게이트 아래의 활성영역에 증가된 폭을 갖는 채널영역을 한정하는 단계와, 상기 결과물을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 수 개의 게이트 및 상기 게이트들 사이의 소오스/드레인영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계를 포함한다.
Description
도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 도 2b에 대응하는 활성영역의 폭방향에 따른 단면도.
도 4은 본 발명의 잇점을 설명하기 반도체 소자의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 실리콘기판 200' : 실리콘막
201 : 소자분리막 202 : 게이트절연막
203 : 게이트도전막 204 : 하드마스크막
205 : 게이트 206 : 스페이서
207 : 소오스/드레인영역 208 : 층간절연막
209 : 랜딩플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트랜지 스터의 채널 폭 및 소오스/드레인영역을 확장시켜 전류 특성 및 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조는 활성영역을 한정하는 소자분리막이 구비된 실리콘기판 상에 게이트들을 형성한 후, 상기 게이트 양측 활성영역 내에 소오스/드레인영역을 형성하고, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하고나서, 상기 층간절연막을 식각하여 수 개의 게이트들 및 이들 사이의 소오스/드레인영역을 노출시키는 콘택홀을 형성한다음, 상기 콘택홀을 플러그용 도전막으로 매립하여 랜딩플러그(Landing Plug)를 형성하고, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
그러나, 반도체 소자의 고집적화로 트랜지스터의 채널 길이(length)와 폭(width) 및 소오스/드레인영역의 면적은 감소하고, 채널 및 소오스/드레인영역으로의 도핑 농도는 증가하고 있는 추세이고, 이러한 추세에 따라, 소자의 전기적 특성이 열화되는 문제가 유발된다.
자세하게, 상기 채널 길이와 폭의 축소는 채널을 통한 전류 흐름 특성을 열화시켜 소자의 구동 속도를 저하시키는 문제를 유발하고, 한편 상기 소오스/드레인영역의 면적 감소는 소오스/드레인영역과 랜딩플러그간 콘택 불량 및 콘택 저항을 증가시키는 문제를 유발한다. 이하에서는 도 1을 참조하여 상기한 종래 기술의 문제점을 설명하도록 한다.
도 1은 활성영역(A)을 한정하는 소자분리막(101)을 구비한 반도체기판 상에 게이트(105)를 형성한 반도체 소자의 평면도로서, 여기서 도면부호 W에 해당하는 길이가 채널의 폭(width)이고, 도면부호 S 와 D에 해당하는 넓이가 각각 소오스영역 및 드레인영역의 면적을 나타낸다. 그런데, 이미 설명한 바와 같이, 반도체 소자의 고집적화가 진행됨에 따라 W의 길이 및 S와 D의 면적이 감소하게 되어 소자의 전기적 특성이 열화되는 문제점이 발생한다.
상기한 종래 기술의 문제점들을 해결하기 위한 방안으로서, 소자분리막의 면적을 축소하여 소자분리막에 의해 정의되는 활성영역의 면적을 증가시키는 방법을 생각해 볼 수 있으나, 이 경우 소자분리막 형성시 매립시켜야하는 트렌치의 폭이 감소하여 갭-필(Gap-fill)이 어려워진다는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 갭-필(Gap-fill) 특성이 열화되는 문제점 없이 트랜지스터의 채널 폭 및 소오스/드레인영역을 확장시켜 전류 특성 및 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 소자분리막을 구비한 실리콘기판을 제공하는 단계; 상기 활성영역에 접한 소자분리막의 일부 두께를 제거하여 상기 활성영역의 측벽 일부 두께를 노출시키는 단계; 상기 노출된 활성영역의 측벽 및 표면으로부터 선택적 에피택셜 성장법에 의한 실리콘막을 성장시켜 활성영역의 표면적을 증가시키는 단계; 상기 표면적이 증가된 활성영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 표면 적이 증가된 활성영역 내에 소오스/드레인영역을 형성함과 아울러 게이트 아래의 활성영역에 증가된 폭을 갖는 채널영역을 한정하는 단계; 상기 결과물을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 상기 게이트들 사이의 소오스/드레인영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계;를 포함한다.
여기서, 상기 소자분리막의 일부 두께 제거는 50∼1000Å 두께의 소자분리막을 제거한다.
한편, 상기 선택적 에피택셜 성장법에 의한 실리콘막은 50∼1000Å 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘기판(200)의 소자분리영역에 공지의 STI(Shollow Trench Isolation) 공정에 따라 활성영역을 한정하는 트렌치형의 소자분리막(201)을 형성한다. 이때, 상기 소자분리막(201)은 일반적으로 HDP(High Density Plasma)-CVD(Chemical Vaporization Deposition) 방식에 따른 산화막으로 형성하는데, 도시된 바와 같이, 기판(200) 표면으로부터 일부 두께가 돌출되도록 형성되고, 활성영역과 인접합 가장자리 부분은 포지티브 슬로프(positive slope)를 갖는다.
도 2b를 참조하면, 상기 소자분리막(201) 부분을 산화막에 높은 선택비를 갖는 BOE(Buffered Oxide Etchant) 또는 HF(Hydrofluoric Acid) 용액을 이용하여 습식 식각하여 활성영역의 측벽 일부 두께를 노출시킨다. 여기서, 상기 소자분리막(201)의 습식 식각은 50∼1000Å 두께의 소자분리막 부분이 제거되도록 수행할 수 있으며, 상기 습식 식각의 결과 활성영역과 인접한 소자분리막(201)의 가장자리 부분이 활성영역 보다 낮은 높이를 갖는다.
그런다음, 상기 노출된 활성영역의 측벽 및 표면으로부터 선택적 에피택셜 성장법(SEG : selective epitaxial growth)에 의한 실리콘막(200')을 성장시켜 활성영역의 표면적을 증가시킨다. 여기서, 상기 선택적 에피택셜 성장법에 의한 실리콘막(200')은 50∼1000Å 두께로 형성한다.
도 3은 도 2b에 대응하는 단면도로서 활성영역의 폭방향(단축방향)에 따른 단면도이다. 이를 참조하면, 상기 본 발명의 선택적 에피택셜 성장 공정에 의해 활성영역의 폭이 증가된 것을 확인할 수 있다.
도 2c를 참조하면, 상기 표면적이 증가된 활성영역을 포함한 기판(200) 상에 게이트절연막(202), 게이트도전막(203) 및 하드마스크막(204)을 차례로 형성한 후, 상기 막들(204, 203, 202)을 식각하여 수 개의 게이트(205)를 형성한다. 여기서, 상기 게이트절연막(202)은 통상 열산화법에 의한 산화막으로 형성하고, 상기 게이트도전막(203)은 폴리실리콘막과 텅스텐실리사이드막의 적층막 또는 폴리실리콘막과 텅스텐막의 적층막으로 형성하며, 한편, 상기 하드마스크막(204)은 질화막으로 형성한다.
다음으로, 상기 게이트(205) 양측벽에 산화막과 질화막의 적층막으로 구성된 스페이서(206)를 형성하고, 상기 스페이서(206)를 포함한 게이트(205) 양측의 표면적이 증가된 활성영역 내에 불순물을 이온주입하여 소오스/드레인영역(207)을 형성한다. 이때, 게이트(205) 아래의 활성영역은 트랜지스터의 채널영역으로서 한정되는데, 본 발명에서는 활성영역의 폭이 선택적 에피택셜 성장법에 의해 종래 보다 증가되었으므로 채널의 폭도 활성영역의 증가된 폭 만큼 증가한다.
한편, 도 4은 본 발명의 실시예에 따라 표면적이 증가된 활성영역(A')을 갖는 반도체기판 상에 게이트(205)를 형성한 반도체 소자의 평면도로서, 여기서 도면부호 W'는 채널의 폭(width)을, 도면부호 S'와 D'는 각각 소오스영역과 드레인영역을 나타낸다. 그리고, 도면에서 점선으로 표시한 A영역은 종래 활성영역을 나타내며, W, S 및 D는 각각 종래의 채널 폭, 소오스영역 및 드레인영역을 나타낸다. 즉, 도 4은 본 발명의 방법을 통해 채널의 폭 및 소오스/드레인영역의 면적이 종래에 비해 증가된 것을 보여준다.
이와 같이, 본 발명은 활성영역과 인접한 소자분리막(201) 부분을 습식 식각하여 활성영역의 측벽 일부 두께를 노출시킨 후, 상기 노출된 활성영역의 측벽 및 표면으로부터 선택적 에피택셜 성장법에 의한 실리콘막(200')을 성장시켜 활성영역(A)의 면적을 종래 보다 증가시킴으로써, 갭-필(Gap-fill)의 문제 없이 트랜지스터의 채널 폭 및 소오스/드레인영역을 확대할 수 있다. 그러므로, 본 발명은 채널 폭이 증가함에 따라 채널을 통한 전류 흐름 특성이 개선되어 트랜지스터의 구동 속도 를 개선할 수 있고, 아울러 소오스/드레인영역의 면적이 증가함에 따라 콘택 불량 및 콘택 저항이 감소되어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
도 2d를 참조하면, 상기 결과물을 덮도록 기판 전면 상에 층간절연막(208)을 증착한 후, 그 표면을 평탄화한다. 그런다음, 상기 층간절연막(208)을 식각하여 스페이서(206)를 포함한 수 개의 게이트(205) 및 그들 사이의 소오스/드레인영역(207)을 동시에 노출시키는 콘택홀을 형성한다. 그런 후, 상기 콘택홀을 매립하도록 결과물 전면 상에 플러그용 도전막을 증착하고, 상기 플러그용 도전막을 게이트(205)가 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 랜딩플러그(209)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 소자분리막의 식각을 통해 노출된 활성영역의 측벽 및 그 표면으로부터 선택적 에피택셜 성장법에 의한 실리콘막을 성장시켜 활성영역의 표면적을 증가시킴으로써, 트랜지스터의 채널 폭 및 소오스/드레인영역을 증가시킬 수 있다. 이에 따라, 본 발명은 채널을 통한 전류 흐름 특성을 개선하여 트랜지스터의 구동 속도를 높일 수 있고, 아울러 소오스/드레인영역에서의 콘택 불량 및 콘택 저항을 감소시켜 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
Claims (3)
- 활성영역을 한정하는 소자분리막을 구비한 실리콘기판을 제공하는 단계;상기 활성영역에 접한 소자분리막의 일부 두께를 제거하여 상기 활성영역의 측벽 일부 두께를 노출시키는 단계;상기 노출된 활성영역의 측벽 및 표면으로부터 선택적 에피택셜 성장법에 의한 실리콘막을 성장시켜 활성영역의 표면적을 증가시키는 단계;상기 표면적이 증가된 활성영역 상에 게이트를 형성하는 단계;상기 게이트 양측의 표면적이 증가된 활성영역 내에 소오스/드레인영역을 형성함과 아울러 게이트 아래의 활성영역에 증가된 폭을 갖는 채널영역을 한정하는 단계;상기 결과물을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 수 개의 게이트 및 상기 게이트들 사이의 소오스/드레인영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자분리막의 일부 두께 제거는 50∼1000Å 두께의 소자분리막을 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 선택적 에피택셜 성장법에 의한 실리콘막은 50∼1000Å 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
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Family
ID=41560464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050086739A KR20070032473A (ko) | 2005-09-16 | 2005-09-16 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070032473A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160112504A (ko) | 2015-03-19 | 2016-09-28 | 주식회사 에이피피 | 키워드 매칭 및 위치 데이터 기반의 양방향 광고 시스템 및 이를 이용한 광고 방법 |
-
2005
- 2005-09-16 KR KR1020050086739A patent/KR20070032473A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160112504A (ko) | 2015-03-19 | 2016-09-28 | 주식회사 에이피피 | 키워드 매칭 및 위치 데이터 기반의 양방향 광고 시스템 및 이를 이용한 광고 방법 |
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