KR100485170B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
반도체 소자의 집적도를 떨어뜨리지 않고 콘택 마진을 충분히 할 수 있으며, 단채널 효과를 억제할 수 있는 반도체 소자 및 이의 제조 방법을 제공하기 위하여, 반도체 기판 상부에 형성된 절연막과; 상기 반도체 기판이 드러나도록 하는 다수의 윈도우와; 상기 각 윈도우를 포함하는 상기 절연막 상부에 서로 분리되게 형성된 에피택셜 실리콘층과; 상기 에피택셜 실리콘층의 내부에 구비되며, 소스/드레인 영역과 채널 영역을 격리하는 격리막과; 상기 에피택셜 실리콘층 위에 형성된 개별 반도체 소자;를 포함하는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 선택적 에피택셜 성장법(selective epitaxial growth)을 이용하여 소자 분리를 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법에 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 하여 실리콘 웨이퍼 자체를 열산화하기 때문에 공정이 간소하여 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하는 문제점이 있다.
이러한 문제점을 극복하기 위해 LO COS 소자 분리 방법을 대체하는 기술로서 STI 소자 분리 방법이 있다. STI 소자 분리에서는 실리콘 웨이퍼에 트렌치를 만들어 절연물을 필링(filling)하기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.
그러면, 도1을 참조하여 종래 STI 소자 분리를 이용한 반도체 소자를 개략적으로 설명한다.
도 1에서 알 수 있는 바와 같이 종래 반도체 소자는, 반도체 기판(100)의 소자 분리 영역에 트렌치가 형성되어 있으며, 트렌치에는 필드 산화막(102)이 형성되어 있다. 그리고, 반도체 기판(100)의 소자 영역에는 게이트 산화막(104)과 게이트 폴리(106)가 형성되어 있으며, 게이트 폴리(108)의 측벽에는 절연막으로 이루어진 스페이서(110)가 형성되어 있다. 또한, 게이트 산화막(104) 하부의 반도체 기판(100)에는 반도체 기판(100)과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(112)가 형성되어 있으며, LDD(112)에 접하는 반도체 기판(100)의 접합 영역에는 LDD(112)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(114)이 형성되어 있다.
그리고, 게이트 산화막(106)과 게이트 폴리(108), 소스/드레인(114)을 포함하는 모스 트랜지스터가 형성된 반도체 기판(100) 상부에는 게이트 폴리(108), 소스/드레인(114)의 일부 영역이 드러나도록 하는 콘택홀(미도시함)이 형성된 PMD(pre-metal dielectric)(116)가 형성되어 있으며, PMD(116)의 콘택홀 내부에는 텅스텐 플러그(118)가 형성되어 있고, PMD(116) 상부에는 텅스텐 플러그(118)에 접속되는 금속 배선층(120)이 형성되어 있다.
또한, 텅스텐 플러그(118)와 접하는 게이트 폴리(108)의 상부에는 접촉 저항을 낮추기 위한 실리사이드막(122)이 형성되어 있다.
이와 같은 종래의 반도체 소자에서는 집적도가 증가함에 따라 PMD(116)의 선택적 식각에 의해 텅스텐 플러그(118)가 형성될 콘택홀을 형성할 경우, 공정 마진이 적어짐으로써 정렬 오차(misalign)가 발생하면 트렌치 에지(edge) 부분의 필드 산화막(102)이 식각되어 소자 분리 영역의 반도체 기판이 드러나게 되며, 그에 따라 누설 전류 경로(leakage current path)가 형성되어 소자 동작시 전류 누설이 발생함으로 인해 소자 작동 에러가 발생하게 된다.
이러한 문제를 해결하기 위해서는 콘택 마진을 충분하게 디자인 해야 하는 데, 그러면 소자의 집적도가 떨어지는 단점이 있다.
또한, 소자의 고집적화에 따라 채널이 작아지면서 채널 전위의 저하에 의한 임계값 전압이 저하되는 단채널(short channel) 효과가 발생되는데, 상기 단채널 효과가 발생되면, 게이트 및 드레인 등에 의한 전계로 인해 가속된 캐리어들이 연쇄적 충돌로 보다 높은 에너지를 가지는 핫 캐리어 현상이 발생되고, 또한 드레인 전압의 상승과 더불어 드레인 부근의 공핍층이 소스 영역까지 미치게 됨으로 인해 공간 전하 제한 전류가 대량으로 유출되어 전계 효과 트랜지스터의 기능을 잃어버리는 펀치 스루 현상이 발생되는 등 소자 특성이 저하된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 집적도를 떨어뜨리지 않고 콘택 마진을 충분히 확보할 수 있으며, 단채널 효과를 억제할 수 있도록 한 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은
반도체 기판 상부에 형성된 절연막과;
상기 반도체 기판이 드러나도록 하는 다수의 윈도우와;
상기 각 윈도우를 포함하는 상기 절연막 상부에 서로 분리되게 형성된 에피택셜 실리콘층과;
상기 에피택셜 실리콘층의 내부에 구비되며, 소스/드레인 영역과 채널 영역을 격리하는 격리막과;
상기 에피택셜 실리콘층 위에 형성된 개별 반도체 소자;
를 포함하는 반도체 소자를 제공한다.
또한, 상기한 반도체 소자를 제조하기 위한 방법으로,
반도체 기판 상부에 절연막을 형성하고 이 절연막을 선택적으로 식각하여 게이트 CD에 알맞은 중간부를 포함하는 윈도우를 다수개 형성하는 단계와;
상기 중간부를 덮는 마스크 패턴을 형성하는 단계와;
상기 마스크 패턴을 이용하여 상기 절연막을 일정 두께만큼 식각한 후 마스크 패턴을 제거하는 단계와;
상기 절연막의 측벽에 격리막을 형성하는 단계와;
상기 중간부를 제거하기 위한 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여 중간부를 제거한 후 마스크 패턴을 제거하는 단계와;
에피텍셜 실리콘층을 성장 및 평탄화하고, 평탄화된 에피택셜 실리콘층 상부에 반도체 소자 분리를 위한 마스크 패턴을 형성한 후, 에피택셜 실리콘층을 선택적으로 식각하여 상기 각 윈도우 영역 상부의 에피택셜 실리콘층이 분리되도록 하는 단계와;
상기 에피택셜 실리콘층에 개별 반도체 소자를 형성하는 단계;
를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이고, 도 3a 내지 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정도이다.
도시한 바와 같이, 반도체 기판(10)의 상부에 형성된 절연막(12)에는 게이트 CD(Critical Dimension)에 알맞은 크기의 중간부(14)를 갖는 다수의 윈도우(한 개만 도시함)(도 3a의 W)가 구비되어 있고, 윈도우(W)를 포함하는 절연막(12)의 상부에는 서로 분리되는 다수의 에피택셜(epitaxial) 실리콘층(16)이 형성되어 있으며, 에피택셜 실리콘층(16)의 내부로 절연막(12)의 측벽에는 나이트라이드로 이루어진 격리막(18)이 형성되어 있다.
이때, 상기 격리막(18)은 소스/드레인(20) 영역과 채널 영역을 격리함으로써 단채널 효과를 억제하는 작용을 한다.
그리고, 각각의 에피택셜 실리콘층(16)에는 모스 트랜지스터가 형성되어 있다. 즉, 에피택셜 실리콘층(16)에는 게이트 산화막(22)과 게이트 폴리(24)가 형성되어 있으며, 게이트 폴리(24)의 측벽에는 스페이서(26)가 형성되어 있고, 스페이서(26) 하부의 에피택셜 실리콘층(16)에는 불순물이 저농도로 매입된 LDD(28)가 형성되어 있으며, LDD(28)와 접하는 에피택셜 실리콘층(16)의 접합 영역에는 LDD(28)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(20)이 형성되어 있다.
모스 트랜지스터가 형성된 에피택셜 실리콘층(16)과 드러난 절연막(12)의 상부에는 모스 트랜지스터의 각 전극과 금속 배선층 간의 전기적 절연을 위한 PMD(30)가 형성되어 있으며, 모스 트랜지스터 각 전극의 상부 영역 PMD(30)에는 각 전극의 일부 영역이 드러나도록 하는 콘택홀이 형성되어 있고, 콘택홀에는 텅스텐 플러그(32)가 형성되어 소자 전극과 금속 배선층 간의 전기적 접속을 위한 콘택이 형성되어 있다.
또한, PMD(30) 상부에는 텅스텐 플러그(32)에 접속된 금속 박막 패턴으로 이루어진 금속 배선층(34)이 형성되어 있고, 텅스텐 플러그(32)와 접하는 모스 트랜지스터의 소자 전극인 게이트 폴리(24)의 상부에는 접촉 저항을 낮추기 위한 실리사이드막(36)이 형성되어 있다.
이와 같이 종래의 STI를 이용하여 소자 분리하는 것과는 달리 절연막 상에 성장된 에피택셜 실리콘층을 서로 분리되도록 한 후 서로 분리된 에피택셜 실리콘층에 모스 트랜지스터를 형성하여 모스 트랜지스터가 형성된 각 셀(cell)의 소자 분리가 절연막에 의해 이루어지도록 한 본 발명의 일 실시예에 따른 반도체 소자에서는, 콘택 형성시 정렬 오차에 의해 소자 분리 영역의 에지 부분이 식각되는 경우에도 도 2에서 알 수 있는 바와 같이 반도체 기판이 드러나지 않고 소자 분리 절연막이 드러나게 되므로 누설 전류를 방지하여 소자 수율을 향상시킬 수 있고, 소자의 디자인 마진을 충분히 확보할 수 있어 소자의 집적도를 향상시킬 수 있다.
또한, 소스/드레인 영역과 채널 영역을 나이트라이드로 이루어진 격리막에 의해 격리함으로써 단채널 효과를 억제하여 소자의 안정성 및 신뢰성을 향상시킬 수 있다.
이러한 구성으로 형성된 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 도 3a 내지 도 3g를 참조하여 상세히 설명한다.
먼저 도 3a에 도시한 바와 같이, 실리콘 웨이퍼(10) 상부에 TEOS를 증착하여 3,000~5,000 정도의 두께로 절연 막(12)을 형성한 후, 상기 절연막(12)을 패터닝하여 게이트 CD(Critical Dimension)에 알맞은 크기의 중간부(14)를 갖는 윈도우(W)를 형성하고, 도 3b 및 3c에 도시한 바와 같이 중간부(14)를 덮는 패턴 마스크(M1)를 형성하며, 상기 절연막(12)을 일정 두께만큼 식각한 후 상기 패턴 마스크(M1)를 제거한다. 이때, 상기 중간부(14)를 제외한 절연막(12)의 식각 두께는 500~1,000 정도가 바람직하다.
계속하여, 도 3d에 도시한 바와 같이 나이트라이드를 증착 및 식각하여 절연막(12) 및 중간부(14)의 측벽에 격리막(18)을 형성하고, 도 3e에 도시한 바와 같이 마스크 패턴(M2)을 형성하며, 도 3f에 도시한 바와 같이 중간부(14)를 식각에 의해 제거한 후 마스크 패턴(M2)을 제거한다. 이때, 상기 격리막(18)은 소스/드레인(20) 영역과 채널 영역을 분리함으로써 단채널 효과를 억제하는 작용을 한다.
이와 같이 중간부(14)를 제거한 후에는 도 3g에 도시한 바와 같이 에피텍셜 실리콘층(16)을 성장 및 평탄화하고, 평탄화된 에피택셜 실리콘층(16) 상부에 반도체 소자 분리를 위한 마스크 패턴(미도시함)을 형성한 후, 에피택셜 실리콘층(16)을 식각하여 소자 분리가 이루어지도록 한다.
이때, 에피택셜 실리콘층(16)의 평탄화는 화학 기계적 연마(chemical mechanical polishing) 공정을 이용하는 것이 바람직하며, 소자 분리를 위한 마스크 패턴의 형성은 평탄화된 에피택셜 실리콘층(16) 상부에 감광막을 도포하고, 도포된 감광막을 반도체 소자 분리를 위한 패턴이 형성된 마스크로 노광한 후 현상하여 감광막 패턴으로 형성할 수 있다.
이후로는 공지된 공정 플로우에 따라 공정을 진행하는데, 이를 도 2를 참조로 설명하면, 에피택셜 실리콘층(16)을 열산화하여 게이트 산화막(22)과, 게이트로 사용하기 위한 게이트 폴리(24)를 증착하고, 게이트 폴리(24)와 게이트 산화막(22)을 패터닝하여 각 에피택셜 실리콘층(16)의 상부에 개별 소자인 모스 트랜지스터의 게이트를 형성한다. 즉, 폴리 실리콘 상부에 게이트 패턴(미도시함)을 형성하고, 게이트 패턴을 마스크로 게이트 폴리(24) 및 게이트 산화막(22)을 식각한다.
계속하여, 게이트 폴리(24)를 마스크로 하여 에피택셜 실리콘층(16)에 불순물을 저농도로 이온 주입함으로써 LDD(28)를 형성하며, 반도체 기판(10) 상부 전면에 절연막을 증착하고 등방성 식각하여 게이트 폴리(24)의 측벽에 스페이서(26)를 형성한다. 그리고, 스페이서(26)와 게이트 폴리(24)를 마스크로 하여 에피택셜 실리콘층(16)에 LDD(28)와 동일 도전형의 불순물을 고농도로 이온 주입함으로써 소스/드레인(20)을 형성하여 모스 트랜지스터의 개별 소자를 완성한다.
그 다음으로는, 일반적인 샐리사이드(salicide) 공정에 의해 게이트 폴리(24)의 상부 표면에 실리사이드막(36)을 형성한 후, 반도체 기판(10) 상부 전면에 모스 트랜지스터의 각 소자 전극과 금속 배선층과의 전기적 절연을 위한 PMD(30)를 증착하고 평탄화하며, PMD(30)를 선택적으로 식각하여 모스 트랜지스터의 게이트 폴리(24), 소스/드레인(20)의 일부 영역이 드러나도록 콘택홀(contact hole)을 형성한다.
그리고, 콘택홀에 금속 플러그, 바람직하게는 텅스텐 플러그(32)를 형성하여 소자 전극과 금속 배선층 간의 전기적 접속을 위한 콘택을 형성한 후, PMD(30) 상부에 금속 박막을 증착하고 패터닝하여 텅스텐 플러그(32)에 접속되는 금속 박막 패턴으로 이루어진 금속 배선층(34)을 형성함으로써 도 2와 같은 반도체 소자를 완성한다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명은 반도체 기판 상에 다수의 윈도우를 가지는 소자 분리 절연막을 형성하고, 원도우를 통해 에피택셜 실리콘층을 성장 및 패터닝하여 각 윈도우 영역의 에피택셜 실리콘층이 분리되도록 함으로써 소자 분리가 이루어지도록 한 것으로, 콘택 형성시 정렬 오차에 의해 소자 분리 영역의 에지 부분이 식각되더라도 반도체 기판이 드러나지 않고 소자 분리 절연막이 드러나므로 누설 전류를 방지하여 소자 수율을 향상시킬 수 있으며, 그에 따라 반도체 소자의 디자인 마진을 충분히 확보할 수 있어 소자의 집적도를 향상시킬 수 있다.
또한, 에피택셜 실리콘층의 내부에는 나이트라이드로 이루어진 스페이서가 구비되어 있으므로, 소스/드레인 영역과 채널 영역이 상기 스페이서로 인해 분리되어 단채널 효과가 억제되며, 이로 인해 소자의 안정성 및 신뢰성이 향상되는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자의 개략 구성도이고,
도2는 본 발명에 따른 반도체 소자의 개략 구성도이며,
도3a 내지 3g는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정도이다.
Claims (7)
- 반도체 기판의 표면 위로 돌출 형성되며, 반도체 기판이 드러나도록 하는 다수의 윈도우를 구비하는 절연막과;상기 윈도우의 내측 공간에서 상기 반도체 기판의 표면 위로 돌출 형성되어 소스/드레인 영역과 채널 영역을 격리하는 격리막;상기 윈도우의 내측 공간에서 반도체 기판의 표면 위로 돌출 형성되어 상기 절연막의 일부 영역을 덮는 에피택셜 실리콘층; 및상기 에피택셜 실리콘층 위에 형성된 개별 반도체 소자;를 포함하는 반도체 소자.
- 제 1항에 있어서, 상기 절연막의 두께는 2,000Å 내지 4,000Å인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 격리막은 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부에 절연막을 형성하고 이 절연막을 선택적으로 식각하여 게이트 CD에 알맞은 중간부를 포함하는 윈도우를 다수개 형성하는 단계와;상기 중간부를 덮는 마스크 패턴을 형성하는 단계와;상기 마스크 패턴을 이용하여 상기 절연막을 일정 두께만큼 식각한 후 마스크 패턴을 제거하는 단계와;상기 절연막의 측벽에 격리막을 형성하는 단계와;상기 중간부를 제거하기 위한 마스크 패턴을 형성하고, 이 마스크 패턴을 이용하여 중간부를 제거한 후 마스크 패턴을 제거하는 단계와;에피텍셜 실리콘층을 성장 및 평탄화하고, 평탄화된 에피택셜 실리콘층 상부에 반도체 소자 분리를 위한 마스크 패턴을 형성한 후, 에피택셜 실리콘층을 선택적으로 식각하여 상기 각 윈도우 영역 상부의 에피택셜 실리콘층이 분리되도록 하는 단계와;상기 에피택셜 실리콘층에 개별 반도체 소자를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 4항에 있어서, 상기 절연막을 3,000~5,000의 두께로 형성한 후, 상기 중간부를 덮는 마스크 패턴을 이용하여 500~1,000 정도의 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서, 상기 격리막은 윈도우를 포함하는 절연막 위에 나이트라이드를 증착한 후, 이를 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서, 상기 에피택셜 실리콘층의 평탄화는 화학 기계적 연마 공정에 의해 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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|---|---|---|---|---|
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| KR930008954A (ko) * | 1991-10-30 | 1993-05-22 | 김광호 | 반도체 장치의 구조 및 그 제조방법 |
| KR940005734A (ko) * | 1992-05-22 | 1994-03-22 | 베르너 발데크 | 3-(카르복시메톡시페닐)벤조푸란-2-온 안정화제 |
| KR950002025A (ko) * | 1993-06-12 | 1995-01-04 | 김주용 | 반도체 소자의 캐패시터 제조 방법 |
| KR20000056248A (ko) * | 1999-02-18 | 2000-09-15 | 윤종용 | 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법 |
-
2002
- 2002-12-05 KR KR10-2002-0076827A patent/KR100485170B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| KR930008954A (ko) * | 1991-10-30 | 1993-05-22 | 김광호 | 반도체 장치의 구조 및 그 제조방법 |
| KR940005734A (ko) * | 1992-05-22 | 1994-03-22 | 베르너 발데크 | 3-(카르복시메톡시페닐)벤조푸란-2-온 안정화제 |
| KR950002025A (ko) * | 1993-06-12 | 1995-01-04 | 김주용 | 반도체 소자의 캐패시터 제조 방법 |
| KR20000056248A (ko) * | 1999-02-18 | 2000-09-15 | 윤종용 | 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법 |
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