KR950002025A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기판에 트렌치를 형성하여 캐패시터를 형성하는 것으로, 기 형성된 트렌치에 실리콘 에피택셜(epitaxial)층을 성장시키는데, 트랜치 측벽에 성장 정지층으로 스페이서 질화막을 형성하고 이 스페이서 질화막 사이에서 기판과 동일한 물적 특성을 갖는 에피택셜층을 성장함으로써 반도체 캐패시터의 면적을 넓혀 소자의 고집적화를 실현하는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

Description

반도체 소자의 캐패시터 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2G도는 본 발명의 일 실시예에 따른 반도체 캐패시터 제조 공정 단면도, 제3A도 내지 제3B도는 본 발명의 다른 실시예에 따른 반도체 캐패시터 제조 공정 단면도.

Claims (4)

1. 실리콘 기판(1) 상에 소정의 필드산화막(2)을 형성하고 게이트 산화막(3), 게이트 전극(4), 소오스/드레인 전극(5)을 형성하여 상기 소오스 전극에 전하저장전극을 형성하는 반도체 소자의 캐패시터 제조 방법에 있어서, 전체구조 상부에 산화막(6)을 증착하여 일정크기로 패턴하여 상기 패턴을 사용하여 실리콘 기판(1)에 트랜치를 형성하는 단계와; 상기 절연 산화막(6)을 마스크로 하여 노출되어 있는 실리콘 기판(1)을 식각하여 트렌치를 형성하는 단계와; 예정된 전하저장전극 형성 부위에 형성되어 있는 절연 산화막(11)이 노출되도록 감광막(11)을 형성화한 다음에 절연 산화막(6)을 제거하는 단계와; 상기 형성한 트렌치 측벽에 질화막을 증착하여 스페이서 질화막(10)을 형성하는 단계와; 트렌치 저면에 노출된 기판을 시드(seed)로 하여 소정의 높이를 갖는 에피택셜층(9)을 형성하는 단계와; 스페이서 질화막(10)을 제거하여 트렌치 벽면, 트렌치 저면, 에피택셜층(9)에 소정의 불순물을 주입시켜 캐패시터 저장전극(7)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서, 상기 트렌치는 적어도 하나 이상인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 실리콘 기판(1)상에 소정의 필드산화막(2)을 형성하고 게이트 산화막(3), 게이트 전극(4), 소오스/드레인 전극(5)을 형성하여 상기 소오스 전극에 전하저장전극을 형성하는 반도체 소자의 캐패시터 제조 방법에 있어서, 전체구조 상부에 절연 산화막(6)을 증착하여 일정크기로 패턴하여 상기 패턴을 사용하여 실리콘기판(1)에 트렌치를 형성하는 단계와; 상기 절연 산화막(6)을 마스크로 하여 노출되어 있는 실리콘 기판(1)을 식각하여 트렌치를 형성하는 단계와; 상기 형성한 트렌치 측벽과 절연 산화막(11) 측벽에 질화막을 증착하여 스페이서 질화막(10)을 형성하는 단계와; 예정된 전하저장전극 형성 부위에 형성되어 있는 절연 산화막(11)이 노출되도록 감광막(11) 패턴을 형성한 다음에 절연 산화막(6)을 제거하는 단계와; 트렌치 저면에 노출된 기판을 시드(seed)로 하영 소정의 높이를 갖는 에피택셜층(9)을 형성하는 단계와; 스페이서 질화막(10)을 제거하여 트렌치 벽면, 트렌치 저면, 에피택셜층(9)에 소정의 불순물을 주입시켜 캐패시터 저장전극(7)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 3 항에 있어서, 상기 트렌치는 적어도 하나 이상인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.