KR100407995B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 고온 고습의 환경에서도 안정한 동작을 하도록 퓨즈 역할을 하는 캐패시터 상부 전극 상에 보호막을 증착한 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전막을 증착하는 단계와, 상기 유전막 상에 CVD 금속층을 형성하여 트렌치 내부를 채우는 단계와, 상기 CVD 금속층 상에 평탄화 특성이 좋은 컨벤셔널 스퍼터 금속층을 형성하는 단계와, 상기 컨벤셔널 스퍼터 금속층, CVD 금속층을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거하는 단계와, 상기 컨벤셔널 스퍼터 금속층을 포함한 상기 기판 표면에 질화막을 증착시키는 단계와, 상기 질화막을 포함하여 전면에 패시베이션 층을 증착시키는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성 방법{Method for Forming Capacitor in Semiconductor Device }

본 발명은 반도체 소자의 형성 방법에 관한 것으로 특히, 고온 고습의 환경에서도 안정한 동작을 하도록 퓨즈 역할을 하는 캐패시터 상부 전극 상에 보호막을 증착한 반도체 소자의 캐패시터 형성 방법에 관한 것이다.

이하, 종래의 반도체 소자의 캐패시터 형성 방법으로 형성한 반도체 소자의 캐패시터에 대해 설명하면 다음과 같다.

일반적으로 반도체 소자는 공정 불량 등으로 인한 비트 페일(bit fail) 발생 시에 퓨즈부 컷팅(cutting)으로 커런트 경로(current path)를 변경시켜 줌으로써, 퓨즈 데이터 신호를 변경시켜 칩 리페어 공정(chip repairing)을 실시하게 된다.

MIS(Metal/ Insulator/ Silicon) 구조의 캐패시터를 갖는 반도체 기억 소자의 경우 상부 전극을 금속층으로 형성하게 되는 데, 이러한 캐패시터 상부 전극은 리페어 공정시 퓨즈부로 이용된다.

이 때, 리페어 공정은 상기 퓨즈부에 레이저를 조사하여 퓨즈를 컷팅시켜, 퓨즈 컷팅을 통해 리페어가 이루어져 정상적으로 동작하게 되면, 이후 신뢰성 테스트를 거쳐 최종 페일 여부를 판단하는 식으로 이루어진다.

상기 신뢰성 테스트 중 고온 고습의 환경 하의 소자의 안정성을 테스트하는 THB(Temperature Humidity Bias Test)가 있다.

도 1은 종래의 반도체 소자의 THB 테스트 후 퓨즈부의 산화를 나타낸 평면도이다.

도 1과 같이, 종래의 반도체 소자는 리페어 공정으로 페일이 일어난 퓨즈를 컷팅한 후 신뢰성 테스트를 하게 된다. 그 중 고온 고습의 환경을 유도하여 소자 신뢰성을 검증하는 THB 테스트에서 퓨즈부 상부의 산화막이 보호막으로서 충분히역할을 하지 못하기 때문에, 퓨즈부 중 일부 퓨즈에 페일이 발생한다.

이 때의 페일은 고온 고습 및 비교적 고전류의 열악한 환경에서 장시간 퓨즈부가 노출되었을 경우 금속 퓨즈부의 산화가 원인이며, 산화된 퓨즈부 금속층은 부도체가 되어, 커런트 경로를 변경시키므로 반도체 소자의 정상 동작은 불가능하다.

특히, TiN을 상기 퓨즈부 금속층으로 사용할 때, THB 테스트 후 TiN층의 산화가 이루어져 부도체로 변하는 것이 관찰되었다(이 때, THB 테스트 조건은 80℃ 습도 85%, Vcc= 4.5V, 540hr 이다).

상기와 같은 종래의 반도체 소자의 캐패시터 형성 방법은 다음과 같은 문제점이 있다.

종래의 반도체 소자의 캐패시터를 형성하는 공정으로는 퓨즈부 THB 테스트에서, 상부 전극 금속층 상의 산화막(SiO₂)이 고온 고습의 환경으로부터 전혀 금속층을 보호해 주지 못한다.

또한, 패키징 후에도 퓨즈부는 외부 환경에 노출되기 쉬운 취약한 부분이며, 이에 따라 TiN과 같은 금속층 퓨즈는 온도 및 습기 그리고, 고전류의 환경에 장시간 노출될 경우 산화 및 부식의 가능성이 높기 때문에 소자의 신뢰성에 치명적인 영향을 미칠 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 고온 고습의 환경에서도 안정한 동작을 하도록 퓨즈 역할을 하는 캐패시터 상부 전극 상에 보호막을 증착한 반도체 소자의 캐패시터 형성 방법을 제공하는 데, 그 목적이 있다.

도 1은 종래의 반도체 소자의 THB 테스트 후 퓨즈부의 산화를 나타낸 평면도

도 2는 본 발명의 반도체 소자 형성 방법으로 형성된 반도체 소자 내 퓨즈부의 THB 테스트 후 모습을 나타낸 평면도

도 3a 내지 도 3f는 본 발명 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호 설명

31 : 기판(SiO₂₎32 : 유전막

33 : CVD 금속층 34 : 컨벤셔널 스퍼터 금속층

35 : 감광막 36 : 질화막(SiN)

37 : 패시베이션(SiO₂) 층

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 캐패시터 형성 방법은 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성하는 단계와, 상기 하부 전극 표면에 유전막을 증착하는 단계와, 상기 유전막 상에 CVD 금속층을 형성하여 트렌치 내부를 채우는 단계와, 상기 CVD 금속층 상에 평탄화 특성이 좋은 컨벤셔널 스퍼터 금속층을 형성하는 단계와, 상기 컨벤셔널 스퍼터 금속층, CVD 금속층을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거하는 단계와, 상기 컨벤셔널 스퍼터 금속층을 포함한 상기 기판 표면에 질화막을 증착시키는 단계와, 상기 질화막을 포함하여 전면에 패시베이션 층을 증착시키는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 형성 방법을 상세히 설명하면 다음과 같다.

도 2는 본 발명의 반도체 소자 형성 방법으로 형성된 반도체 소자 내 퓨즈부의 THB 테스트 후 모습을 나타낸 평면도이다.

도 2와 같이, 퓨즈부 상부에 질화막인 SiN을 증착하게 되면, THB 신뢰성 테스트에서 보호막 역할을 하여, 산화되는 퓨즈가 없기 때문에 안정적인 퓨즈부 상태를 유지하게 된다.

도 3a 내지 도 3f는 본 발명 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도이다.

도 3a 내지 도 3f에 도시된 기판(31)은 SiO₂성분의 산화막으로 캐패시터 주위에 형성된 산화막이다.

도 3a와 같이, 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성한 후, 상기 하부 전극 표면에 유전막(32)을 증착하고, 상기 유전막(32) 상에 CVD(Chemical Vapor Deposition) 금속층(33)을 형성하여 트렌치 내부를 채운다.

이와 같이, CVD 금속층(33)으로 형성하는 이유는 화학 기상 증착(CVD) 공정으로 형성할 때, 스텝 커버리지(step coverage) 특성이 좋아 고 애스펙트 비(aspect ratio)를 가진 트렌치 내부를 채우기 쉽기 때문이다.

상기 CVD 금속층(33)은 상기 트렌치 내부를 완전히 채워, 기판 상부에서 오금속층의 들어오고 나온 정도를 완충하도록 한다.

도 3b와 같이, 상기 CVD 금속층(33) 상에 평탄화 특성이 좋은 컨벤셔널 스퍼터(conventional sputter) 금속층(34)을 형성한다. 이 때는 상기 CVD 금속층(33)에 비해 비교적 두텁게 증착하는 데, 그 두께는 800 내지 1200Å으로 한다.

도 3c와 같이, 감광막을 증착하고 이를 노광 및 현상하여 감광막 패턴(35)을 형성함으로써, 캐패시터 영역 및 퓨즈 영역을 정의한다.

도 3d와 같이, 상기 감광막 패턴(35)대로 상기 컨벤셔널 스퍼터 금속층(34), CVD 금속층(33)을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거한다.

도 3e와 같이, 상기 컨벤셔널 스퍼터 금속층(34)을 포함한 상기 기판(31) 표면에 질화막(SiN)(36)을 증착한다.

상기 질화막(36)은 100 내지 4000Å의 두께로 증착한다.

도 3f와 같이, 상기 질화막(36)을 포함하여 전면에 반도체 소자의 모든 영역을 안정하게 덮을 수 있도록 산화막 성분의 패시베이션 층(37)을 증착한다.

도 3e와 도 3f와 증착한 질화막과 패시베이션 층(37)은 보호막의 역할을 하는 층으로, CVD 금속층(33)과 컨벤셔널 금속층(34)을 보호한다.

종래와는 SiN의 질화막(36)을 상기 컨벤셔널 스퍼터 금속층(34) 상에 형성함으로써, 고온 고습 환경에서도 안정하게 동작하도록 하였다.

상기에서 기술한 공정에서 형성한 상기 CVD 금속층(33) 및 컨벤셔널 스퍼터 금속층(34)은 동일 성분으로 하며, W, Al, W₆, Ti, Cu, TiN 의 금속 중 어느 하나를 사용한다

상기 CVD 금속층(33), 컨벤셔널 스퍼터 금속층(34)은 기판의 셀 영역에서는 캐패시터의 상부 전극으로 기능하며, 주변 영역에서는 퓨즈로 기능한다.

상기와 같은 본 발명의 반도체 소자의 캐패시터 형성 방법은 다음과 같은 효과가 있다.

리페어 시 퓨즈부로 이용되는 캐패시터 상부 전극 상에 TiN층을 증착하여, 반도체 소자가 노출될 수 있는 여러 환경에 대해 보호막 역할을 할 수 있도록 한다.

특히, 고온 고습의 환경에서 신뢰성을 검증하는 THB 신뢰성 테스트 후에도 퓨즈부 금속층의 산화없는 안정적인 상태를 유지하여 퓨즈부의 커런트 경로를 유지함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

1. 기판 내부 트렌치 형 표면에 도핑된 실리콘을 성장시킨 하부 전극을 형성하는 단계;

   상기 하부 전극 표면에 유전막을 증착하는 단계;

   상기 유전막 상에 CVD 금속층을 형성하여 트렌치 내부를 채우는 단계;

   상기 CVD 금속층 상에 평탄화용 컨벤셔널 스퍼터 금속층을 형성하는 단계;

   상기 컨벤셔널 스퍼터 금속층, CVD 금속층을 캐패시터 형성 영역과 주변 영역의 소정 부분을 남기고 제거하여 캐패시터 형성 영역의 상부 전극과 주변 영역의 퓨즈를 형성하는 단계;

   상기 패터닝된 컨벤셔널 스퍼터 금속층을 포함한 상기 기판 표면에 퓨즈의 산화를 억제하기 위한 질화막을 증착시키는 단계;

   상기 질화막을 포함하는 전면에 패시베이션을 증착시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
2. 제 1항에 있어서, 상기 CVD 금속층 및 컨벤셔널 스퍼터 금속층은 동일 성분으로 하며 W, Al, W₆, Ti, Cu, TiN 중 어느 하나를 사용함을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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4. 제 1항에 있어서, 상기 질화막은 100 내지 4000Å의 두께로 증착함을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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