JPH10289955A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】装置内の配線としてフューズを有する半導体装
置の製造方法であって、パーティクルの付着を十分に抑
制および管理でき、半導体装置の製造工程を簡略化でき
る半導体装置の製造方法を提供する。 【解決手段】半導体基板上に複数のフューズ３１ａ、３
１ｂを形成する工程と、フューズ３１ａ、３１ｂを被覆
して全面にレジスト膜Ｒ１を形成する工程と、レジスト
膜Ｒ１にフューズを露出させる開口部を形成する工程
と、切断すべきフューズ３１ａについて開口部から光を
照射して切断する工程と、レジスト膜Ｒ１を除去する工
程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、装置内の配線として光の照射などにより切断
することが可能なフューズを有する半導体装置の製造方
法に関する。

【０００２】

【従来の技術】半導体装置、特に半導体記憶装置におい
ては、製造工程における歩留りの向上のために、正規の
回路に加えて冗長回路を形成する方法が知られている。
この方法は、正規の回路の一部あるいは全部と置換可能
な回路をである冗長回路を、予め正規の回路とともに形
成しておき、製造工程の途中の工程で回路の動作試験を
行い、正規の回路に欠陥などが検出された場合には、そ
の部分を正常に動作する冗長回路に置換するものであ
る。

【０００３】例えば、メモリセルをＮＯＲ型に複数個接
続したＮＯＲ型メモリストリングをマトリクス状に複数
配置したメモリアレイである半導体記憶装置において
は、各メモリストリングと同じ個数のメモリセルを接続
したメモリストリングを冗長回路として予備的に形成し
ておき、回路の動作試験において欠陥メモリセルやワー
ド線のショートなどが検出された正規の回路内のメモリ
ストリングと、冗長回路とをフューズ配線の切断、ある
いは接続により置換する。

【０００４】上記のメモリストリングの正規の回路から
冗長回路への置換は、正規の回路と冗長回路を接続する
フューズから、回路試験の結果に基づいて選択し、レー
ザー光照射により切断する方法が知られている。この場
合、フューズとしてはポリシリコンが従来から用いられ
てきたが、近年の半導体装置における層間絶縁膜の厚膜
化に伴い、ポリシリコンによるフューズ加工が困難とな
ってきており、アルミニウムによるフューズが広く使用
されるようになってきている。

【０００５】上記の従来方法による正規の回路および冗
長回路を有し、回路の試験結果に基づいて正規の回路お
よび冗長回路を接続しているフューズを切断する半導体
装置の製造方法について、特に半導体記憶装置の製造方
法を例にして、以下に図面を参照して説明する。

【０００６】まず、図３（ａ）に至るまでの工程につい
て説明する。半導体基板に例えばＬＯＣＯＳ法などによ
り素子分離絶縁膜を形成し、活性領域形成やパンチスル
ー防止などのイオン注入を行った後、ゲート絶縁膜、ゲ
ート電極、およびソース・ドレイン拡散層を形成して電
界効果トランジスタを形成し、また例えばシリンダ型な
どのメモリキャパシタを記憶ノード電極がトランジスタ
の拡散層に接続するように形成し、例えばＤＲＡＭを製
造する場合には、１トランジスタ−１メモリキャパシタ
を有するメモリセル構造を有する半導体記憶装置を形成
する。

【０００７】上記のメモリセル構造の形成工程において
は、複数個のメモリセルを例えばＮＯＲ型に接続し、メ
モリストリングとする。さらに、このＮＯＲ型メモリス
トリングを複数、例えばマトリクス状に配置して、ＮＯ
Ｒ型メモリアレイとする。また、歩留り低下の主要因で
ある欠陥メモリセルやワード線のショートを救済するた
めに、欠陥メモリセルを回路的に置換できる予備的なメ
モリセル回路、即ち冗長回路を、上記の正規のメモリア
レイ内に、あるいは正規の回路の隣接部などに配置して
正規のメモリアレイと同時に形成する。

【０００８】上記のトランジスタおよびメモリキャパシ
タなどの素子を被覆して絶縁膜を形成し、基板１０とす
る。図３（ａ）においては、上記の半導体基板、電界効
果トランジスタ、メモリキャパシタ、及び配線層などの
それぞれの詳細な図示を省略している。次に、基板１０
上に例えばアルミニウム層をスパッタリング法により成
膜し、レジストをパターニングしてエッチング加工し、
フューズ３１ａ、３１ｂを形成する。上記のフューズ３
１ａ、３１ｂは、その下層にあってメモリアレイ内の冗
長回路を正規のメモリアレイが接続している半導体記憶
装置の所定の部位に接続する図示しない配線層に接続す
るように形成する。

【０００９】次に、図３（ｂ）に示すように、フューズ
部を被覆して全面に例えばＣＶＤ法により酸化シリコン
を堆積させ、第１保護膜２２を形成する。

【００１０】次に、図３（ｃ）に示すように、第１保護
膜２２を被覆して全面にレジスト膜Ｒ２を成膜し、パタ
ーニングして、例えばＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、フューズ３１ａ、３１ｂ
の一部および図示しないパッド電極を露出させる。

【００１１】次に、図４（ｄ）に示すように、レジスト
膜Ｒ２を洗浄により除去する。この後、前工程において
露出させたパッド電極に回路試験装置の電極を接続し、
正規のメモリアレイおよび冗長回路が正常な動作をする
かどうか試験を行い、正規のメモリアレイおよび冗長回
路に欠陥メモリセルやワード線のショートなどがあるか
どうか調べる。

【００１２】次に、図４（ｅ）に示すように、上記の正
規のメモリアレイおよび冗長回路の試験結果に基づい
て、正規のメモリアレイに欠陥メモリセルなどが存在し
て冗長回路に置換することにより救済できる場合には、
この置換を行うように、切断すべきフューズ３１ａにレ
ーザー光を照射して切断し、切断しないフューズ３１ｂ
はそのまま保持する。フューズの切断の後に付着したパ
ーティクルを除去するための洗浄を行う。ここで、パー
ティクルとは、例えばアルミニウムフューズを切断する
際に発生するアルミニウムの微小片がある。このような
パーティクルは、予期せぬショートを発生させたり、あ
るいは付着していることでその後のＣＶＤ工程などで正
常な堆積を妨げる微粒子であり、半導体装置を製造する
上ではその発生を抑制し、管理する必要がある。

【００１３】次に、図４（ｆ）に示すように、例えばＣ
ＶＤ法により第１保護膜２２の上層および露出させたフ
ューズ３１ａ’、３１ｂの上層に酸化シリコンを全面に
堆積させ、第２保護膜２３を形成する。この後は、例え
ばレジスト膜をパターニングして第２保護膜２３をエッ
チングし、図示しないパッド電極を外部回路と接続可能
となるように露出させることで半導体装置を形成する。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
従来の冗長回路を有する半導体装置の製造方法において
は、正規の回路および冗長回路の試験工程やフューズの
切断工程など、パーティクル（例えばアルミニウムの微
小片）の付着が起こりやすい工程の後にＣＶＤ法などに
よる第２保護膜の形成、レジスト膜形成工程、及びエッ
チング工程などの、パーティクルの付着に大きな影響を
受けやすいためにパーティクル付着を厳しく管理し、抑
制する必要がある工程が続いて行われる。このため、回
路の試験工程の後に洗浄を行っているが、製造する半導
体装置の信頼性をより高めるためには、より厳しくパー
ティクルの付着を管理し、抑制する必要がある。

【００１５】また、従来の冗長回路を有する半導体装置
の製造方法においては、アルミニウムフューズの形成後
に、フューズ切断工程などにおいてアルミニウムの微小
片が飛び散り、配線ショートを起こすことなどを回避す
るために第１保護膜を形成し、フューズ切断工程の後に
再び第２保護膜を形成する必要があり、工程数が多く繁
雑であることから、製造コストを高くする一因となって
いた。

【００１６】本発明は、上記の問題を鑑みなされたもの
であり、従って、装置内の配線として光の照射などによ
り切断することが可能なフューズを有する半導体装置の
製造方法であって、パーティクルの付着が起こりやすい
工程においてもパーティクルの付着を十分に抑制および
管理でき、また、半導体装置の製造工程を簡略化して工
程数を減らすこともできる半導体装置の製造方法を提供
することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導憶装置の製造方法は、半導体基板上に
複数のフューズを形成する工程と、該フューズを被覆し
て全面にレジスト膜を形成する工程と、前記レジスト膜
に前記フューズを露出させる開口部を形成する工程と、
切断すべきフューズについて前記開口部から光を照射し
て切断する工程と、前記レジスト膜を除去する工程とを
有する。

【００１８】上記の本発明の半導体装置の製造方法によ
れば、フューズの切断など、パーティクルの付着しやす
い工程において半導体基板表面をレジスト膜で保護して
いる。このレジスト膜は後の工程で除去してしまうこと
から、パーティクルの付着を効果的に抑制することがで
きる。

【００１９】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板は複数の正規の回路と複数の
冗長回路を有し、前記フューズは前記正規の回路を冗長
回路に代替させて動作可能にするフューズであり、前記
開口部を形成する工程と前記切断すべきフューズを切断
する工程との間に前記正規の回路と前記冗長回路の動作
試験を行う工程とをさらに有し、前記切断すべきフュー
ズを切断する工程が前記試験結果に基づいて誤動作の正
規回路を前記複数の冗長回路の１つで代替するように選
択した前記フューズを切断する工程である。

【００２０】上記の本発明の半導体装置の製造方法によ
れば、正規の回路と冗長回路を有し、回路の試験結果に
基づいて誤動作の正規回路を冗長回路の１つで代替する
ように選択したフューズを切断し、半導体装置の歩留り
を向上させることができ、回路の試験工程やフューズの
切断工程などのパーティクルの付着が起こりやすい工程
において基板表面をレジスト膜で保護しており、これら
の工程の終了後にレジスト膜を除去することで付着した
パーティクルも同時に除去することができ、パーティク
ルの付着を十分に抑制および管理できる。また、半導体
装置の製造工程の工程数を減らすこともできるので、半
導体装置の製造コストを下げることもできる。

【００２１】上記の本発明の半導体装置の製造方法は、
好適には、前記正規の回路と前記冗長回路を外部装置に
接続できるパッド電極を形成する工程を有し、前記レジ
スト膜に前記フューズを露出させる開口部を形成する工
程が、同時に前記パッド電極を露出させる開口部を形成
する工程であり、前記正規の回路と前記冗長回路の動作
試験を行う工程が、前記パッド電極に回路の動作試験用
の外部装置を接続し、該外部装置により前記正規の回路
と前記冗長回路の動作試験を行う工程である。パッド電
極は本来半導体装置を使用する際に半導体装置と外部と
を接続するための電極であるが、半導体装置の製造工程
においても製造した回路の試験のために使用することが
できる。

【００２２】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板は前記形成したフューズの接
続または切断状態に応じてデータ「１」または「０」が
規定されるフューズ型ＲＯＭ（Read Only Memories）を
有する。即ち、フューズ型ＲＯＭに使用するフューズの
形成および切断に適用することができる。

【００２３】上記の本発明の半導体装置の製造方法は、
好適には、前記フューズをアルミニウムにより形成す
る。アルミニウムは抵抗が小さい良好な導電体であり、
また、融点が低いので切断も容易であり、フューズとし
ての役割を十分に果たすことができる。

【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記レジスト膜の除去工程の後に保護膜を形
成する工程を有する。回路の試験工程などにおいて付着
したパーティクルをレジスト膜を除去するとともに同時
に除去することができるが、これによりフューズが露出
することとなる。この上層に保護膜を形成することによ
り、フューズを保護することができる。

【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記フューズの切断をレーザー光の照射によ
り行う。レーザー光を選択したフューズに照射すること
で、フューズを切断することができる。

【００２６】

【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態について、以下に図面を参照して説明する。

【００２７】第１実施形態 図１は、本実施形態の半導体装置の製造方法により製造
した半導体装置の断面図である。半導体基板に例えばＬ
ＯＣＯＳ法などによる素子分離絶縁膜、イオン注入によ
り形成した活性領域上にゲート絶縁膜、ゲート電極、お
よびソース・ドレイン拡散層などを形成して電界効果ト
ランジスタや、その他の素子が形成されており、これら
の素子が接続されて、正規の回路および冗長回路が形成
されている。以上の素子などについては、図示を省略し
ている。これらの素子を被覆して絶縁膜が形成されてお
り、基板１０が形成されている。基板１０の上層にはア
ルミニウムのフューズ３１ａ′、３１ｂが形成されてお
り、正規の回路に欠陥がある場合などに、欠陥がある正
規の回路部分を冗長回路で代替できるように接続してい
る。フューズの上層を保護膜２１が被覆している。一部
のフューズ３１ａ′は切断されており、これにより正規
の回路内の欠陥を有する部分が切り離され、その部分が
冗長回路に置換されている。一方、別のフューズ３１ｂ
は切断されずに保持されている。

【００２８】かかる半導体装置は、正規の回路および冗
長回路を有し、パーティクルの付着について十分抑制お
よび管理された半導体装置である。

【００２９】次に、上記の半導体装置の製造方法につい
て説明する。まず、図２（ａ）に至るまでの工程につい
て説明する。半導体基板に例えばＬＯＣＯＳ法などによ
り素子分離絶縁膜を形成し、活性領域形成やパンチスル
ー防止などのイオン注入を行った後、ゲート絶縁膜、ゲ
ート電極、およびソース・ドレイン拡散層などを形成し
て電界効果トランジスタや、その他の素子を形成する。
また例えばシリンダ型などのメモリキャパシタを記憶ノ
ード電極がトランジスタの拡散層に接続するように形成
し、例えばＤＲＡＭにおいては、１トランジスタ−１メ
モリキャパシタを有するメモリセル構造を有する半導体
記憶装置を形成する。あるいは、例えばフラッシュメモ
リーなどにおいては、ゲート絶縁膜として、注入した電
荷を蓄積することが可能なＯＮＯ膜（酸化膜−窒化膜−
酸化膜の積層体）などを使用することができる。

【００３０】上記のメモリセル構造の形成工程において
は、複数個のメモリセルを例えばＮＯＲ型に接続し、メ
モリストリングとする。さらに、このＮＯＲ型メモリス
トリングを複数、例えばマトリクス状に配置して、ＮＯ
Ｒ型メモリアレイとする。また、歩留り低下の主要因で
ある欠陥メモリセルやワード線のショートを救済するた
めに、欠陥メモリセルを回路的に置換できる予備的なメ
モリセル回路、即ち冗長回路を、上記の正規のメモリア
レイ内に、あるいは隣接部などに配置して正規のメモリ
アレイと同時に形成する。

【００３１】上記のトランジスタおよびメモリキャパシ
タなどの素子を被覆して絶縁膜を形成し、基板１０とす
る。図２（ａ）においては、上記の半導体基板、電界効
果トランジスタ、メモリキャパシタ、及び配線層などの
それぞれの詳細な図示を省略している。次に、基板１０
上に例えばアルミニウム層をスパッタリング法により成
膜し、レジストをパターニングしてエッチング加工し、
フューズ３１ａ、３１ｂを形成する。上記のフューズ３
１ａ、３１ｂは、その下層にあって正規のメモリアレイ
に欠陥があった場合、その部分を冗長回路で置換できる
ように接続する図示しない配線層に接続するように形成
する。

【００３２】上記においては、半導体記憶装置について
説明しているが、本発明はその他の半導体装置に適用す
ることもできる。この場合、基板上に正規の回路と、正
規の回路の一部あるいは全部と置換することが可能な冗
長回路とを形成しておき、欠陥のある正規の回路部分を
冗長回路に置換するためのフューズを上記と同様にして
形成する。

【００３３】次に、図２（ｂ）に示すように、フューズ
部を被覆して全面にレジスト膜Ｒ１を成膜し、フューズ
３１ａ、３１ｂの一部および図示しないパッド電極を露
出させるようにパターニングする。この後、露出させた
パッド電極に回路試験装置の電極を接続し、正規のメモ
リアレイおよび冗長回路が正常な動作をするかどうか試
験を行い、正規のメモリアレイおよび冗長回路に欠陥メ
モリセルやワード線のショートなどがあるかどうか調べ
る。

【００３４】次に、図２（ｃ）に示すように、上記の正
規のメモリアレイおよび冗長回路の試験結果に基づい
て、正規のメモリアレイに欠陥メモリセルなどが存在
し、冗長回路に置換することにより救済できる場合に
は、この置換を行うようにフューズを選択して切断す
る。このとき、切断すべきフューズ３１ａにレジスト膜
Ｒ１に形成した開口部からレーザー光を照射して切断
し、切断しないフューズ３１ｂはそのまま保持する。

【００３５】次に、図１に示すように、洗浄によりレジ
スト膜Ｒ１を除去し、例えばＣＶＤ法により酸化シリコ
ンを全面に堆積させ、保護膜２１を形成する。この後
は、例えばレジスト膜をパターニングして保護膜２１を
エッチングし、図示しないパッド電極を外部回路と接続
可能となるように露出させることで半導体装置を形成す
る。

【００３６】本実施形態の半導体装置の製造方法によれ
ば、正規の回路と冗長回路を有し、回路の試験結果に基
づいて両回路を接続している所定のフューズを切断し、
装置の歩留りを向上させることができる半導体装置の製
造方法において、回路の試験工程やフューズの切断工程
など、パーティクルの付着が起こりやすい工程において
基板表面をレジスト膜で保護しており、これらの工程の
終了後にレジスト膜を除去することで付着したパーティ
クルも同時に除去することができ、パーティクルの付着
を十分に抑制および管理できる。また、半導体装置の製
造工程の工程数を減らすこともでき、半導体装置の製造
コストを下げることもできる。

【００３７】第２実施形態 本実施形態の半導体装置は、半導体基板上に有するフュ
ーズの接続または切断状態に応じてデータ「１」または
「０」が規定されるフューズ型ＲＯＭである。これは、
例えば複数のアルミニウムフューズをマトリクス状に配
置して接続したものであり、その製造方法は第１実施形
態の半導体装置と同様に製造することができる。マトリ
クス内の所定の部位のフューズに対してレジスト膜に形
成した開口部からレーザー光を照射し、切断することで
例えば「０」のデータを記憶させる。また、上記以外の
フューズはそのまま導通させることにより、「１」のデ
ータを記憶させる。マトリクスに配置したワード線およ
びビット線を選択することでフューズを選択することが
でき、その導通状態により「０」、「１」のデータを読
み出すことができる。

【００３８】本発明の半導体装置及びその製造方法は、
上記の実施の形態に限定されない。例えば、実施形態に
おいては特にＤＲＡＭやＶＲＡＭなどの半導体記憶装置
について説明しているが、本発明は、フューズにより接
続する配線層を有する半導体装置の製造方法であれば適
用可能であり、その他の半導体装置の製造方法に適用可
能である。また、フューズにはアルミニウムを使用して
いるが、アルミニウム以外の材料で形成することも可能
である。また、酸化シリコンをＣＶＤ法により堆積させ
て保護膜を形成しているが、窒化シリコンなどの酸化シ
リコン以外の材料を使用することもでき、あるいはスパ
ッタリング法などのＣＶＤ法以外の堆積方法で形成する
こともできる。

【００３９】また、図面に示されていないトランジスタ
やキャパシタの素子の構造や使用する材料などは特に限
定されず、ポリサイドなどのゲート電極、ＬＤＤ構造の
ソース・ドレイン拡散層、シリンダ型記憶ノード電極な
ど、様々な構造をとることが可能であり、様々な種類の
材料が使用可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。

【００４０】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、装置内の配線として光の照射などにより切断するこ
とが可能なフューズを有する半導体装置の製造方法であ
って、フューズの切断工程などのパーティクルの付着が
起こりやすい工程において基板表面をレジスト膜で保護
することでパーティクルの付着を十分に抑制および管理
でき、また、半導体装置の製造工程を簡略化して工程数
を減らすこともできる半導体装置の製造方法を提供する
ことができる。

【図面の簡単な説明】

【図１】図１は本発明の半導体装置の製造方法により製
造した半導体装置の断面図である。

【図２】図２は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はフューズの形成工程ま
で、（ｂ）はレジスト膜の形成工程まで、（ｃ）はフュ
ーズの切断工程までを示す。

【図３】図３は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はフューズの形成工程ま
で、（ｂ）は第１保護膜の形成工程まで、（ｃ）は第１
保護膜のエッチング工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｄ）はレジスト膜の除去工程まで、（ｅ）はフューズ
の切断工程まで、（ｆ）は第２保護膜の形成工程までを
示す。

【符号の説明】

１０…基板、２１、２２、２３…保護膜、３１ａ、３１
ｂ…フューズ、３１ａ’…切断されたフューズ、Ｒ１、
Ｒ２…レジスト膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板上に複数のフューズを形成する
   工程と、 該フューズを被覆して全面にレジスト膜を形成する工程
   と、 前記レジスト膜に前記フューズを露出させる開口部を形
   成する工程と、 切断すべきフューズについて前記開口部から光を照射し
   て切断する工程と、 前記レジスト膜を除去する工程とを有する半導体装置の
   製造方法。
2. 【請求項２】前記半導体基板は複数の正規の回路と複数
   の冗長回路を有し、 前記フューズは前記正規の回路を冗長回路に代替させて
   動作可能にするフューズであり、 前記開口部を形成する工程と前記切断すべきフューズを
   切断する工程との間に前記正規の回路と前記冗長回路の
   動作試験を行う工程とをさらに有し、 前記切断すべきフューズを切断する工程が前記試験結果
   に基づいて誤動作の正規回路を前記複数の冗長回路の１
   つで代替するように選択した前記フューズを切断する工
   程である請求項１記載の半導体装置の製造方法。
3. 【請求項３】前記正規の回路と前記冗長回路を外部装置
   に接続できるパッド電極を形成する工程を有し、 前記レジスト膜に前記フューズを露出させる開口部を形
   成する工程が、同時に前記パッド電極を露出させる開口
   部を形成する工程であり、 前記正規の回路と前記冗長回路の動作試験を行う工程
   が、前記パッド電極に回路の動作試験用の外部装置を接
   続し、該外部装置により前記正規の回路と前記冗長回路
   の動作試験を行う工程である請求項２記載の半導体装置
   の製造方法。
4. 【請求項４】前記半導体基板は前記形成したフューズの
   接続または切断状態に応じてデータ「１」または「０」
   が規定されるフューズ型ＲＯＭ（Read Only Memories）
   を有する請求項１記載の半導体装置の製造方法。
5. 【請求項５】前記フューズをアルミニウムにより形成す
   る請求項１記載の半導体装置の製造方法。
6. 【請求項６】前記レジスト膜の除去工程の後に保護膜を
   形成する工程を有する請求項１記載の半導体装置の製造
   方法。
7. 【請求項７】前記フューズの切断をレーザー光の照射に
   より行う請求項１記載の半導体装置の製造方法。