JPH06163702A - プログラム可能コンタクト構成体及び方法 - Google Patents

プログラム可能コンタクト構成体及び方法

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JPH06163702A
JPH06163702A JP5191152A JP19115293A JPH06163702A JP H06163702 A JPH06163702 A JP H06163702A JP 5191152 A JP5191152 A JP 5191152A JP 19115293 A JP19115293 A JP 19115293A JP H06163702 A JPH06163702 A JP H06163702A
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conductive layer
layer
contact structure
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metal
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Che-Chia Wei
ウェイ チェーシァ
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Abstract

(57)【要約】 本発明は、プログラム可能半導体コンタクト構成体及び
その製造方法を提供することを目的としている。本発明
によれば、半導体基板は、相互接続体を形成するための
パターン形成した第一導電層を有している。このパター
ン形成した第一導電層の上側に第一絶縁層が位置してい
る。パターン形成した第一導電層に到達する開口を絶縁
層を貫通して形成し、コンタクトビアを形成する。バッ
ファ層が第一絶縁層の一部の上側に位置しており且つ開
口を被覆している。第二導電層がバッファ層の上側に位
置している。第三導電層が集積回路の上側に設けられて
いる。バッファ層は、例えばアモルファスシリコン等の
物質であり、それはアンチヒューズとして機能し、且つ
比較的高いプログラミング電圧を印加することによりプ
ログラムすることが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
技術に関するものであって、更に詳細には、半導体集積
回路用のプログラム可能コンタクト構成体及びその製造
方法に関するものである。
【０００２】
【従来の技術】フィールドプログラム可能即ち書込可能
のゲートアレイは、複数個の接続したゲートから構成さ
れるタイプの集積回路であり当該技術分野において公知
である。フィールドプログラム可能ゲートアレイ（ＦＰ
ＧＡ）は、顧客が要望する機能を与えるために使用する
ことが可能である。これらのタイプ及びその他のタイプ
のフィールドプログラム可能論理装置は、非揮発性態様
で装置内にプログラミング即ち書込情報を格納すること
によりプログラム即ち書込みが行われる。この格納した
情報は、装置の動作を定義する。一度だけ書込みが可能
な論理装置は、ヒューズか又はアンチヒューズの何れか
を使用してプログラム即ち書込みを行うことが可能であ
る。アンチヒューズは公知であり、且つアンチヒューズ
がプログラム即ち書込まれるまで、ノード間に電気的開
回路を与えることにより論理機能を実現する。このアン
チヒューズは、ノード間に高電圧を印加することにより
プログラム即ち書込みを行うことが可能であり、それに
より、これらのノードを電気的に接続させることによっ
て電気的短絡回路を形成する。
【０００３】アンチヒューズは、最初に、相互接続金属
層を付着形成し、次いで典型的にはアモルファスシリコ
ンから構成されるバッファ層を付着形成することにより
製造されている。このようにサンドイッチ構成とされた
アモルファスシリコンは、高い接触抵抗を与え、従っ
て、アンチヒューズがプログラムされるまで、相互接続
金属層と上側の金属層との間の絶縁体として作用する。
プログラミング電圧が印加されると、アンチヒューズの
抵抗が減少し、従ってそのコンタクト即ち接触部を介し
てより大きな電流が流れることが可能である。これらの
抵抗値における差は、該装置の回路によって論理０及び
論理１として解釈するのに充分な大きさのものである。
【０００４】アモルファスシリコンコンタクトを製造す
る期間中に、アモルファスシリコン上に層間絶縁層を付
着形成し且つエッチングしてコンタクトビア（貫通孔）
を形成する。このビアは、下側に存在するアモルファス
シリコンを露出させる。当該技術分野において公知の如
く、処理変動は、典型的に、絶縁層を不均一なトポグラ
フィ即ち地形的形状とさせ、ある区域は他の区域よりも
一層厚さが厚くなる。エッチング速度及び時間は、コン
タクトビア内に絶縁層が残存しないことを確保するため
に、絶縁層の最も厚い区域を介してエッチングが行われ
るように計算されねばならない。然しながら、高度に選
択性のエッチングを使用した場合であっても、アモルフ
ァスシリコンのいくらかは必然的にビア内においてエッ
チング除去される。ある場合には、かなりのアモルファ
スシリコンがエッチング除去されて、相互接続金属層と
上側に存在する金属層との間に短絡が形成される場合が
ある。このことは、そのような短絡が意図されたもので
ない場合には、特定の位置がプログラムされたビアとし
て動作することとなる。更に悪いことには、丁度充分な
だけのアモルファスシリコン層が除去されて、その位置
が信頼性を欠如した状態で動作させることとし、即ち完
成した装置はテストをパスするが実際の使用状態におい
て障害を発生させる場合がある。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、製造期間中にアモルファスシリコンバ
ッファ層が損傷されることがないプログラム可能コンタ
クトビア方法及び構成体を提供することである。更に、
このような構成体を製造するプロセスが、簡単であり、
信頼性があり、且つ標準的な処理技術と適合性のあるも
のであることが望ましい。
【０００６】
【課題を解決するための手段】本発明によれば、プログ
ラム可能半導体コンタクト構成体及び方法が提供され
る。半導体基板は、相互接続体を形成するためのパター
ン形成した第一導電層を有している。このパターン形成
した第一導電層の上側に第一絶縁層が設けられている。
この絶縁層を貫通してパターン形成した第一導電層に到
達する開口が形成されており、コンタクトビアを形成し
ている。バッファ層が第一絶縁層の一部の上側に位置し
ており且つ開口を被覆している。第二導電層が該バッフ
ァ層の上側に位置している。第三導電層が集積回路の上
側に設けられている。このバッファ層は、例えばアモル
ファスシリコン等の物質であって、それはアンチヒュー
ズとして機能し且つ比較的高いプログラミング電圧の印
加によりプログラム即ち書込みを行うことが可能であ
る。
【０００７】
【実施例】以下の説明における処理ステップ及び構成
は、集積回路を製造するための完全な処理の流れを構成
するものではない。本発明は、当該技術分野において現
在使用されている集積回路製造技術に関連して実施する
ことが可能なものであり、従って本発明の特徴を理解す
るのに必要な処理ステップ及び構成について重点的に説
明する。尚、添付の図面は、本発明の一実施例に基づい
てコンタクト構成体を製造する各段階における集積回路
の一部を示した概略断面図であって、本発明の重要な特
徴をよりよく示すために適宜拡縮して示してある。
【０００８】図１を参照すると、半導体基板１０上にコ
ンタクトを形成する状態が示されている。半導体基板１
０は、単に、その上に集積回路を形成する基板とするこ
とが可能であり、又は、既に製造されている複数個の下
側の層を表わすものとすることが可能である。このよう
な複数個の下側層の詳細は本発明にとって特に重要なも
のではない。フィールドプログラム可能ゲートアレイに
おけるコンタクトビアは、下側のレベルの相互接続金属
層と上側の金属層との間のバッファとしてアモルファス
シリコンを使用することが可能である。アモルファスシ
リコンは高い抵抗値を有しており、従ってコンタクトが
プログラム即ち書込まれるまで、金属層の間に絶縁分離
を与えている。コンタクトを横断して比較的高いプログ
ラミング電圧を印加することによりプログラミング即ち
書込みが行われると、アモルファスシリコンの抵抗値が
減少し、それは導電体となる。
【０００９】第一導電層１２を半導体基板１０上に設け
且つパターン形成する。好適実施例においては、第一導
電層１２は第一金属レベル相互接続層であり且つアルミ
ニウムから構成される。第一絶縁層１４が第一導電層１
２の上側に位置している。第一絶縁層１４は、好適に
は、酸化物層であり、当該技術分野において、公知の如
く、ドープすることがないか又は軽度にドープしたもの
である。第一絶縁層１４は、典型的には、ＣＶＤ又は低
圧ＣＶＤ（即ちＬＰＣＶＤ）を使用して付着形成する。
【００１０】図１及び２を参照すると、開口即ちコンタ
クトビア１８をパターン形成し且つエッチングするため
に、当該技術分野において公知の如く、ホトレジストマ
スク１６を使用する。コンタクトビア１８は、第一絶縁
層１４を貫通して開口を与え、且つ第一導電層１２の一
部を露出させる。第二導電層２０は第一絶縁層１４の上
側に形成され且つコンタクトビア１８内へ延在する。導
電層２０は、該開口を介して露出されている第一導電層
１２の部分の上側に位置している。このような態様で、
好適には窒化チタンから形成される第二導電層２０が第
一導電層１２と電気的接触を形成する。次いで、第二導
電層２０の上側にバッファ層２２を形成し、且つバッフ
ァ層２２の上側に第三導電層２４を形成する。
【００１１】好適実施例においては、バッファ層２２は
アモルファスシリコンであり、且つ第三導電層２４は窒
化チタンである。典型的に、バッファ層２２は約１００
０Åの厚さを有しており、且つ第二導電層２０及び第三
導電層２４の各々は約５００Åの厚さを有している。第
三導電層２４は、後の処理ステップ期間中に、損傷から
バッファ層２２を遮蔽すべく作用する。従って、後のエ
ッチング及び処理ステップが完了した後に、バッファ層
２２は影響を受けないまま残存し且つその元の厚さを維
持する。
【００１２】次に、図３を参照すると、第二導電層２
０、バッファ層２２、第三導電層２４を、当該技術分野
において公知の如く、パターン形成すると共にエッチン
グする。これらの層２０，２２，２４は、プログラム可
能コンタクトを設けることが所望される位置を除いて、
チップの全ての部分から除去する。酸化物層の付着とそ
れに続く異方性エッチバックを行って、絶縁性側壁２６
を形成し、第二導電層２０、バッファ層２２、第三導電
層２４の側部を取囲む。絶縁性側壁２６は、第二導電層
２０を形成すべき上側の金属層から絶縁分離するために
使用され、従って相互接続体１２と後に形成される導電
層との間に導電層２０を介して導電性経路が形成される
ことはない。
【００１３】次に、図４を参照すると、好適にはアルミ
ニウムから構成される第四導電層２８を本集積回路上に
形成する。上述した如く、第四導電層２８は、絶縁性側
壁２６によって、第二導電層２０から絶縁分離されてい
る。
【００１４】バッファ層２２を構成するアモルファスシ
リコンは、典型的に、１０6 Ω程度の抵抗値を有してい
る。従って、第四導電層２８は、バッファ層２２によっ
て第一導電層１２から絶縁分離されており、且つコンタ
クトは実効的に開回路状態にある。然しながら、コンタ
クトビア１８を約１０−１５Ｖのプログラミング（書込
み）電圧に露呈させると、バッファ層２２の抵抗値は約
数１００Ω以下に降下する。従って、バッファ層２２は
導体となり、且つ第四導電層２８と第一導電層１２との
間にコンタクト即ち接触部を形成する。従って、このコ
ンタクトは、アンチヒューズとして作用し、その際に、
コンタクトビア１８が電圧を印加することによりプログ
ラム即ち書込みが行われるまでは、コンタクトビア１８
は開回路である。コンタクトビア１８のプログラミング
即ち書込みが行われた後は、それは閉回路となり、導電
層の間に電流が流れることを許容する。
【００１５】次に、図５を参照すると、本発明の別の実
施例が示されている。このコンタクトは、アモルファス
シリコン層２２が直接的に第一導電層１２と接触してお
り、且つ絶縁性側壁が形成されていないという点におい
て、図１乃至４に示したものと異なっている。この実施
例においては、絶縁性側壁は必要ではない。何故なら
ば、バッファ層２２が第一導電層１２を第四導電層２８
から絶縁しているからである。上述した如く、このコン
タクト構成体はアンチヒューズであり、その場合に第一
導電層１２と第四導電層２８との間に開回路が存在して
いる。プログラミング電圧を印加した後に、第一導電層
１２と第四導電層２８との間には閉回路が形成される。
何故ならば、バッファ層２２を構成するアモルファスシ
リコンの抵抗値が減少するからである。
【００１６】当業者にとって明らかな如く、上述したコ
ンタクト構成体及びその製造方法は、アモルファスシリ
コンバッファ層を使用することにより、相互接続金属層
からの導電性金属層の分離を与えている。プログラミン
グ電圧を印加すると、コンタクト構成体は、二つの金属
層の間に電気的コンタクトを与えることにより、導電性
金属層と相互接続金属層との間に閉回路を与える。アモ
ルファスシリコンバッファ層の抵抗値が著しく減少する
ので、電気的接触が形成される。
【００１７】導電層２４は、後の処理ステップ期間中に
おける損傷からバッファ層２２を保護すべく作用され
る。アモルファスシリコンを付着形成する前に、絶縁層
１４を貫通してビアをエッチング形成するので、従来の
プロセスを使用した場合に発生するような損傷がこの段
階において発生することはない。更に、上側の導電層２
８を付着形成する直前に装置を清浄化するために通常使
用されるバックスパッタ期間中に、層２４はアモルファ
スシリコンが損傷を発生することから保護している。そ
の結果、アモルファスシリコン２２は、その元の付着形
成した厚さを維持するために依存することが可能であ
る。その結果、従来技術において提供されるものよりも
一層信頼性のあるプログラム可能なコンタクトが得られ
る。このことは、処理を著しく複雑化することなしに行
うことが可能である。
【００１８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づいてプログラム可能
コンタクト構成体を製造する一段階における集積回路の
状態を示した概略断面図。
【図２】 本発明の一実施例に基づいてプログラム可能
コンタクト構成体を製造する一段階における集積回路の
状態を示した概略断面図。
【図３】 本発明の一実施例に基づいてプログラム可能
コンタクト構成体を製造する一段階における集積回路の
状態を示した概略断面図。
【図４】 本発明の一実施例に基づいてプログラム可能
コンタクト構成体を製造する一段階における集積回路の
状態を示した概略断面図。
【図５】 本発明の別の実施例を示した概略断面図。
【符号の説明】
１０ 半導体基板 １２ 第一導電層 １４ 第一絶縁層 １８ コンタクトビア ２０ 導電層 ２２ バッファ層 ２４ 第三導電層 ２６ 絶縁性側壁 ２８ 第四導電層

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 集積回路におけるコンタクト構成体にお
    いて、 相互接続体を形成するパターン形成した第一導電層を具
    備する半導体基板、 前記パターン形成した第一導電層の上側に設けられた第
    一絶縁層、 前記第一絶縁層を貫通しており前記パターン形成した第
    一導電層へ到達する開口、 前記第一絶縁層の一部の上側に設けられており且つ前記
    開口内へ延在して前記開口を介して露出された前記パタ
    ーン形成した第一導電層の上側に存在するバッファ層、 前記バッファ層の上側に位置した第二導電層、 本集積回路の上側に設けられた第三導電層、を有するこ
    とを特徴とするコンタクト構成体。
  2. 【請求項２】 請求項１において、更に、前記第一絶縁
    層の一部の上側に位置しており且つ前記開口内へ延在し
    前記開口を介して露出された前記パターン形成した第一
    導電層の上側に位置して第四導電層が設けられており、
    前記バッファ層は前記第四導電層の上側に位置してお
    り、前記第四導電層を取囲んで絶縁性側壁が設けられて
    おり前記第四導電層を前記第三導電層から分離している
    ことを特徴とするコンタクト構成体。
  3. 【請求項３】 請求項１において、前記パターン形成し
    た第一導電層が金属から構成されていることを特徴とす
    るコンタクト構成体。
  4. 【請求項４】 請求項３において、前記金属がアルミニ
    ウムであることを特徴とするコンタクト構成体。
  5. 【請求項５】 請求項１において、前記第一絶縁層が酸
    化物から構成されていることを特徴とするコンタクト構
    成体。
  6. 【請求項６】 請求項１において、前記バッファ層がア
    モルファスシリコンから構成されていることを特徴とす
    るコンタクト構成体。
  7. 【請求項７】 請求項１において、前記第二導電層が金
    属から構成されていることを特徴とするコンタクト構成
    体。
  8. 【請求項８】 請求項７において、前記金属が窒化チタ
    ンであることを特徴とするコンタクト構成体。
  9. 【請求項９】 請求項１において、前記第三導電層が金
    属から構成されていることを特徴とするコンタクト構成
    体。
  10. 【請求項１０】 請求項９において、前記金属がアルミ
    ニウムであることを特徴とするコンタクト構成体。
  11. 【請求項１１】 請求項２において、前記絶縁性側壁が
    酸化物から形成されていることを特徴とするコンタクト
    構成体。
  12. 【請求項１２】 請求項２において、前記第四導電層が
    金属から形成されていることを特徴とするコンタクト構
    成体。
  13. 【請求項１３】 請求項１２において、前記金属が窒化
    チタンであることを特徴とするコンタクト構成体。
  14. 【請求項１４】 集積回路コンタクト構成体の製造方法
    において、 半導体基板上にパターン形成した第一導電層を形成し、
    前記第一導電層の上に第一絶縁層を形成し、 前記パターン形成した第一導電層へ到達する前記第一絶
    縁層を介して開口を形成し、前記集積回路上にバッファ
    層を形成し、前記バッファ層上に第二導電層を形成し、
    前記第二導電層及び前記バッファ層をパターン形成する
    と共にエッチングして集積回路コンタクト構成体を形成
    し、 前記集積回路上に第三導電層を形成する、上記各ステッ
    プを有することを特徴とする方法。
  15. 【請求項１５】 請求項１４において、更に、 前記集積回路上に第四導電層を形成し、尚前記バッファ
    層は前記第四導電層の上に形成し、 第三導電層を形成する前に、前記第二導電層、バッファ
    層及び第四導電層の周りに絶縁性側壁を形成する、上記
    各ステップを有することを特徴とする方法。
  16. 【請求項１６】 集積回路におけるコンタクト構成体に
    おいて、 相互接続体を形成するパターン形成した第一導電層を具
    備する半導体基板、 前記パターン形成した第一導電層の上側に位置した第一
    絶縁層、 前記第一絶縁層を介して前記パターン形成した第一導電
    層へ到達する開口、 前記第一絶縁層の一部の上側に位置しており且つ前記開
    口内へ延在して前記開口を介して露出された前記パター
    ン形成された第一導電層と接触する第二導電層、 前記第二導電層の上側に位置したバッファ層、 前記バッファ層の上側に位置した第三導電層、 前記第二導電層、バッファ層、第三導電層を取囲む絶縁
    性側壁、 前記集積回路の上側に位置した第四導電層、を有するこ
    とを特徴とするコンタクト構成体。
  17. 【請求項１７】 請求項１６において、前記パターン形
    成した第一導電層が金属から形成されていることを特徴
    とするコンタクト構成体。
  18. 【請求項１８】 請求項１７において、前記金属がアル
    ミニウムであることを特徴とするコンタクト構成体。
  19. 【請求項１９】 請求項１６において、前記第一絶縁層
    が酸化物から形成されていることを特徴とするコンタク
    ト構成体。
  20. 【請求項２０】 請求項１６において、前記第二導電層
    が金属から形成されていることを特徴とするコンタクト
    構成体。
  21. 【請求項２１】 請求項２０において、前記金属が窒化
    チタンであることを特徴とするコンタクト構成体。
  22. 【請求項２２】 請求項１６において、前記バッファ層
    がアモルファスシリコンから形成したものであることを
    特徴とするコンタクト構成体。
  23. 【請求項２３】 請求項１６において、第三導電層が金
    属から形成したものであることを特徴とするコンタクト
    構成体。
  24. 【請求項２４】 請求項２３において、前記金属が窒化
    チタンであることを特徴とするコンタクト構成体。
  25. 【請求項２５】 請求項１６において、前記第四導電層
    が金属から形成したものであることを特徴とするコンタ
    クト構成体。
  26. 【請求項２６】 請求項２５において、前記金属がアル
    ミニウムであることを特徴とするコンタクト構成体。
  27. 【請求項２７】 請求項１６において、前記絶縁性側壁
    が酸化物から形成したものであることを特徴とするコン
    タクト構成体。
JP5191152A 1992-07-31 1993-08-02 プログラム可能コンタクト構成体及び方法 Pending JPH06163702A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5663591A (en) * 1995-02-14 1997-09-02 Crosspoint Solutions, Inc. Antifuse with double via, spacer-defined contact
KR100252447B1 (ko) 1995-06-02 2000-04-15 아르므 엠. 무센 융기된텅스텐플러그앤티퓨즈및제조공정
US5844297A (en) * 1995-09-26 1998-12-01 Symbios, Inc. Antifuse device for use on a field programmable interconnect chip
KR100328709B1 (ko) * 1999-07-07 2002-03-20 박종섭 프로그래밍 부위 형성방법
US6518642B2 (en) * 2001-06-06 2003-02-11 Samsung Electronics Co., Ltd. Integrated circuit having a passive device integrally formed therein

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US4471376A (en) * 1981-01-14 1984-09-11 Harris Corporation Amorphous devices and interconnect system and method of fabrication
US4651409A (en) * 1984-02-09 1987-03-24 Ncr Corporation Method of fabricating a high density, low power, merged vertical fuse/bipolar transistor
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
JPH01136352A (ja) * 1987-11-24 1989-05-29 Nec Corp 半導体装置の配線形成方法
US4872050A (en) * 1988-03-15 1989-10-03 Mitsubishi Denki Kabushiki Kaisha Interconnection structure in semiconductor device and manufacturing method of the same
JPH0235769A (ja) * 1988-07-26 1990-02-06 Seiko Epson Corp 半導体装置
JPH02288361A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp 半導体装置
US4914055A (en) * 1989-08-24 1990-04-03 Advanced Micro Devices, Inc. Semiconductor antifuse structure and method
US5989943A (en) * 1989-09-07 1999-11-23 Quicklogic Corporation Method for fabrication of programmable interconnect structure
US5095362A (en) * 1990-10-23 1992-03-10 Instant Circuit Corporation Method for reducing resistance for programmed antifuse
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5100827A (en) * 1991-02-27 1992-03-31 At&T Bell Laboratories Buried antifuse
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5120679A (en) * 1991-06-04 1992-06-09 Vlsi Technology, Inc. Anti-fuse structures and methods for making same
US5272666A (en) * 1991-10-18 1993-12-21 Lattice Semiconductor Corporation Programmable semiconductor antifuse structure and method of fabricating
EP0558176A1 (en) * 1992-02-26 1993-09-01 Actel Corporation Metal-to-metal antifuse with improved diffusion barrier layer

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Publication number Publication date
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DE69327824D1 (de) 2000-03-16

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