JPH02288361A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02288361A JPH02288361A JP1109648A JP10964889A JPH02288361A JP H02288361 A JPH02288361 A JP H02288361A JP 1109648 A JP1109648 A JP 1109648A JP 10964889 A JP10964889 A JP 10964889A JP H02288361 A JPH02288361 A JP H02288361A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に、電気的に書き込み可能な
読み出し専用記憶素子構造に関する。
読み出し専用記憶素子構造に関する。
従来の絶縁破壊現象を用いた電気的に書き込み可能な読
み出し専用記憶素子構造は、シリコン基板内に形成され
た拡散層の一方の電極引き出し口に、記憶部分であるア
モルファスシリコン膜が被着され、その上部に引き出し
電極として、チタニウム、窒化チタニウム及びアルミニ
ウムの三層配線を用い、他方の電極引き出し口に、前記
チタニウム、窒化チタニウム及びアルミニウムの三層配
線を用いた構造であった。又、電気的書き込みは、下部
電極である拡散層と上部電極である金属配線間に電圧を
印加する事によって、記憶部分であるアモルファスシリ
コン膜を絶縁破壊させ、上部電極及び下部電極を導通状
態にする事によって、なされていた。
み出し専用記憶素子構造は、シリコン基板内に形成され
た拡散層の一方の電極引き出し口に、記憶部分であるア
モルファスシリコン膜が被着され、その上部に引き出し
電極として、チタニウム、窒化チタニウム及びアルミニ
ウムの三層配線を用い、他方の電極引き出し口に、前記
チタニウム、窒化チタニウム及びアルミニウムの三層配
線を用いた構造であった。又、電気的書き込みは、下部
電極である拡散層と上部電極である金属配線間に電圧を
印加する事によって、記憶部分であるアモルファスシリ
コン膜を絶縁破壊させ、上部電極及び下部電極を導通状
態にする事によって、なされていた。
しかし、前述の従来技術では、シリコン基板内に形成さ
れた拡散層を下部電極に用いているために、次の２つの
問題点を有していた。
れた拡散層を下部電極に用いているために、次の２つの
問題点を有していた。
第１の問題点は、書き込み後の抵抗値が高いという事で
ある。絶縁破壊現象を用いた書き込みは、なだれ降伏時
のジュール熱により、記憶部分であるアモルファスシリ
コン膜の一部分が変質する事によって、なされる。従っ
て、書き込み後の抵抗値を下げる為には、記憶部である
アモルファスシリコン膜において発生するジュール熱を
増さなければならない。しかし、ある一定の書き込み電
圧を、記憶部分であるアモルファスシリコン膜と、引き
出し配線とに印加した場合、書き込み時のアモルファス
シリコン膜の抵抗値は、引き出し配線の抵抗値と同じ値
までしか、低下しない。前述の従来技術の様に、抵抗値
の高い拡散層を下部電極に用いると、書き込み後の抵抗
値が高くなる。
ある。絶縁破壊現象を用いた書き込みは、なだれ降伏時
のジュール熱により、記憶部分であるアモルファスシリ
コン膜の一部分が変質する事によって、なされる。従っ
て、書き込み後の抵抗値を下げる為には、記憶部である
アモルファスシリコン膜において発生するジュール熱を
増さなければならない。しかし、ある一定の書き込み電
圧を、記憶部分であるアモルファスシリコン膜と、引き
出し配線とに印加した場合、書き込み時のアモルファス
シリコン膜の抵抗値は、引き出し配線の抵抗値と同じ値
までしか、低下しない。前述の従来技術の様に、抵抗値
の高い拡散層を下部電極に用いると、書き込み後の抵抗
値が高くなる。
第２の問題点は、熱処理により、記ｔａ索子の書き込み
電圧の低下や記憶素子の書き込み前の抵抗値の低下など
、素子特性が変化し易い事である。
電圧の低下や記憶素子の書き込み前の抵抗値の低下など
、素子特性が変化し易い事である。
下部電極である拡散層と上部電極とをオーミックに接続
するため、チタニウムが、それぞれの引き出し電極に用
いられている。しかし、４００℃以上の熱処理を行なう
と、アモルファスシリコンとチタニウムが反応し、記憶
部分であるアモルファスシリコン膜の膜厚が減少し、上
記、書き込み電圧の低下などが生しる。
するため、チタニウムが、それぞれの引き出し電極に用
いられている。しかし、４００℃以上の熱処理を行なう
と、アモルファスシリコンとチタニウムが反応し、記憶
部分であるアモルファスシリコン膜の膜厚が減少し、上
記、書き込み電圧の低下などが生しる。
そこで本発明では、このような問題点を解決するもので
、その目的とするところは、書き込み後の抵抗値が低く
、かつ、熱処理に対して安定した、かつ、素子特性のば
らつきの少ない半導体装置をｔ！Ａｌｔ−するところに
ある。
、その目的とするところは、書き込み後の抵抗値が低く
、かつ、熱処理に対して安定した、かつ、素子特性のば
らつきの少ない半導体装置をｔ！Ａｌｔ−するところに
ある。
本発明の半導体装置は、少なくとも表面に高融点金属あ
るいは硅化高融点金属層を有する下部電極の一方の電極
取出し口に、積層されたアモルファスシリコン膜及び窒
化高融点金属膜があり、他方の電極取り出し口に、前記
窒化高融点金属膜がある事を特徴とする。
るいは硅化高融点金属層を有する下部電極の一方の電極
取出し口に、積層されたアモルファスシリコン膜及び窒
化高融点金属膜があり、他方の電極取り出し口に、前記
窒化高融点金属膜がある事を特徴とする。
第１図は、本発明の第１の実施例における半導体装置の
断面図を示す。１０１は、Ｐ ’！２ ！Ｐ−導体基板
、１０２は、選択酸化膜、１０３は、Ｎ型拡散層、１０
４は、硅化チタニウム膜、１０５は、層間絶縁膜、１０
６はアモルファスシリコン膜、１０７は、窒化チタニム
膜、１０８はアルミニウム膜である。本実施例の様に、
硅化チタニウム膜を用いる事により、従来、拡散層を用
いた時のシート抵抗値の約１／１０の抵抗値３〜４Ω／
口を達成できる為、書き込み後の抵抗値を下げる事が可
能となる。又、拡散層と、窒化チタニウム及びアルミニ
ウムとの電気的接続は、硅化チタニウム膜がある為に、
オーミックであり、かつ、硅化チタニウム膜及び窒化チ
タニウム膜は、熱的に安定な為に、アモルファスシリコ
ン膜は、それらの膜との反応がなく、記憶素子の電気特
性は、変化しない。
断面図を示す。１０１は、Ｐ ’！２ ！Ｐ−導体基板
、１０２は、選択酸化膜、１０３は、Ｎ型拡散層、１０
４は、硅化チタニウム膜、１０５は、層間絶縁膜、１０
６はアモルファスシリコン膜、１０７は、窒化チタニム
膜、１０８はアルミニウム膜である。本実施例の様に、
硅化チタニウム膜を用いる事により、従来、拡散層を用
いた時のシート抵抗値の約１／１０の抵抗値３〜４Ω／
口を達成できる為、書き込み後の抵抗値を下げる事が可
能となる。又、拡散層と、窒化チタニウム及びアルミニ
ウムとの電気的接続は、硅化チタニウム膜がある為に、
オーミックであり、かつ、硅化チタニウム膜及び窒化チ
タニウム膜は、熱的に安定な為に、アモルファスシリコ
ン膜は、それらの膜との反応がなく、記憶素子の電気特
性は、変化しない。
次に、本発明の第１の実施例についての製造方法につい
て説明する。まず、Ｐ型半導体基板１０１に、選択酸化
法により選択酸化膜１０２を形成した後に、イオン打ち
込み及びアニールを行ない、Ｎ型拡散層１０３を形成す
る。その後、廃酸を用いて、Ｎ型拡散層１０３の表面の
薄い酸化膜を除去し、チタニウムを６００Ａスパツター
し、窒素雰囲気中で、７００℃の熱処理を行ない、アン
モニアと過酸化水素水の混合液で、シリコン表面以外に
被着しているチタニウムを除去し、再度、８００℃で熱
処理をし、硅化チタニウム膜１０４を形成する。その後
、ＣＶＤ法により、層間絶縁膜１０５を埋積し、記憶部
分をつくる箇所に、エツチングを行ない、スルーホール
を開ける。その上に、アモルファスシリコン膜１０６を
埋積し、スルーホールを覆う様に、バターニングを行な
い、次に、他方の引き出し電極をつくる箇所に、エツチ
ングを行ない、スルーホールを開ける。最後に、窒化チ
タニウム膜１０７及びアルミニウム膜１０８を、スパッ
ター法により積層し、所望のバタンに加工する。以上の
工程を経て、本発明の第１の実施例を製造する事ができ
る。
て説明する。まず、Ｐ型半導体基板１０１に、選択酸化
法により選択酸化膜１０２を形成した後に、イオン打ち
込み及びアニールを行ない、Ｎ型拡散層１０３を形成す
る。その後、廃酸を用いて、Ｎ型拡散層１０３の表面の
薄い酸化膜を除去し、チタニウムを６００Ａスパツター
し、窒素雰囲気中で、７００℃の熱処理を行ない、アン
モニアと過酸化水素水の混合液で、シリコン表面以外に
被着しているチタニウムを除去し、再度、８００℃で熱
処理をし、硅化チタニウム膜１０４を形成する。その後
、ＣＶＤ法により、層間絶縁膜１０５を埋積し、記憶部
分をつくる箇所に、エツチングを行ない、スルーホール
を開ける。その上に、アモルファスシリコン膜１０６を
埋積し、スルーホールを覆う様に、バターニングを行な
い、次に、他方の引き出し電極をつくる箇所に、エツチ
ングを行ない、スルーホールを開ける。最後に、窒化チ
タニウム膜１０７及びアルミニウム膜１０８を、スパッ
ター法により積層し、所望のバタンに加工する。以上の
工程を経て、本発明の第１の実施例を製造する事ができ
る。
第２図は、本発明の第２の実施例における゛１６導体装
置の断面図を示す。２０１は、半導体基板、２０２は、
選択酸化膜、２０３は、Ｎ型多結晶シリコン膜、２０４
は、硅化チタニウム膜、２０５は、層間絶縁膜、２０６
は、アモルファスシリコン膜、２０７は、窒化チタニウ
ム膜、２０８は、アルミニウム膜である。拡散層を下部
電極とした第１の実施例と同様に、書き込み後の抵抗値
が低く、熱的に安定な記憶素子となる。また、製造方法
は、基本的に、第１の実施例と同様に、Ｎ型多結晶シリ
コンを加工した後に、チタニウムの選択シリサイド化に
よる。さらには、選択シリサビ法を用いなくても、Ｎ型
多結晶シリコン膜とスパッターにより形成された硅化チ
タニウム膜との積層膜を用いる。所謂、ポリサイドの製
造方法でも構わない。
置の断面図を示す。２０１は、半導体基板、２０２は、
選択酸化膜、２０３は、Ｎ型多結晶シリコン膜、２０４
は、硅化チタニウム膜、２０５は、層間絶縁膜、２０６
は、アモルファスシリコン膜、２０７は、窒化チタニウ
ム膜、２０８は、アルミニウム膜である。拡散層を下部
電極とした第１の実施例と同様に、書き込み後の抵抗値
が低く、熱的に安定な記憶素子となる。また、製造方法
は、基本的に、第１の実施例と同様に、Ｎ型多結晶シリ
コンを加工した後に、チタニウムの選択シリサイド化に
よる。さらには、選択シリサビ法を用いなくても、Ｎ型
多結晶シリコン膜とスパッターにより形成された硅化チ
タニウム膜との積層膜を用いる。所謂、ポリサイドの製
造方法でも構わない。
以上述べたように本発明によれば、少なくとも表面に高
融点金属あるいは硅化高融点層を有する下部電極の一方
の電極取り出し口に、積層されたアモルファスシリコン
膜及び窒化高融点金属膜があり、他方の電極取り出し口
に、前記窒化高融点金属膜があることにより、書き込み
後の抵抗値が低く、かつ、記憶素子の特性が熱的に安定
で、ばらつきが少ないという効果を有する。
融点金属あるいは硅化高融点層を有する下部電極の一方
の電極取り出し口に、積層されたアモルファスシリコン
膜及び窒化高融点金属膜があり、他方の電極取り出し口
に、前記窒化高融点金属膜があることにより、書き込み
後の抵抗値が低く、かつ、記憶素子の特性が熱的に安定
で、ばらつきが少ないという効果を有する。
第１図は、本発明の半導体装置の第１の実施例を示す主
要断面図。 第２図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 １０１・・・Ｐ型半導体基板 １０２・・・選択酸化膜 １０３・・・Ｎ型拡散層 １０４・・・硅化チタニウム膜 １０５・・・層間絶縁膜 １０６・・・アモルファスシリコン膜 １０７・・・窒化チタニウム膜 １０８・・・アルミニウム膜 ２０１・・・半導体基板 ２０２・・・選択酸化膜 ２０３・・−Ｎ型多結晶シリコン膜 ２０４・・・硅化チタニウム膜 ２０５・・・層間絶縁膜 ２０６−−・アモルファスシリコン膜 ２０７・・・窒化チタニウム膜 ２０８・・・アルミニウム膜
要断面図。 第２図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 １０１・・・Ｐ型半導体基板 １０２・・・選択酸化膜 １０３・・・Ｎ型拡散層 １０４・・・硅化チタニウム膜 １０５・・・層間絶縁膜 １０６・・・アモルファスシリコン膜 １０７・・・窒化チタニウム膜 １０８・・・アルミニウム膜 ２０１・・・半導体基板 ２０２・・・選択酸化膜 ２０３・・−Ｎ型多結晶シリコン膜 ２０４・・・硅化チタニウム膜 ２０５・・・層間絶縁膜 ２０６−−・アモルファスシリコン膜 ２０７・・・窒化チタニウム膜 ２０８・・・アルミニウム膜
Claims (1)
- 少なくとも表面に高融点金属あるいは硅化高融点金属層
を有する下部電極の一方の電極取り出し口に、積層され
たアモルファスシリコン膜及び窒化高融点金属膜があり
、他方の電極取り出し口に、前記窒化高融点金属膜があ
る事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109648A JPH02288361A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109648A JPH02288361A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288361A true JPH02288361A (ja) | 1990-11-28 |
Family
ID=14515615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109648A Pending JPH02288361A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0550171A2 (en) * | 1991-12-30 | 1993-07-07 | AT&T Corp. | Integrated circuit with silicon contact to silicide |
| US5434448A (en) * | 1992-07-31 | 1995-07-18 | Sgs-Thomson Microelectronics, Inc. | Programmable contact structure |
| US6159836A (en) * | 1994-09-16 | 2000-12-12 | Stmicroelectronics, Inc. | Method for forming programmable contact structure |
| KR100306335B1 (ko) * | 1997-05-27 | 2001-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
-
1989
- 1989-04-28 JP JP1109648A patent/JPH02288361A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0550171A2 (en) * | 1991-12-30 | 1993-07-07 | AT&T Corp. | Integrated circuit with silicon contact to silicide |
| US5591674A (en) * | 1991-12-30 | 1997-01-07 | Lucent Technologies Inc. | Integrated circuit with silicon contact to silicide |
| US5434448A (en) * | 1992-07-31 | 1995-07-18 | Sgs-Thomson Microelectronics, Inc. | Programmable contact structure |
| US6159836A (en) * | 1994-09-16 | 2000-12-12 | Stmicroelectronics, Inc. | Method for forming programmable contact structure |
| KR100306335B1 (ko) * | 1997-05-27 | 2001-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
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