JPH0465548B2 - - Google Patents

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JPH0465548B2
JPH0465548B2 JP59097639A JP9763984A JPH0465548B2 JP H0465548 B2 JPH0465548 B2 JP H0465548B2 JP 59097639 A JP59097639 A JP 59097639A JP 9763984 A JP9763984 A JP 9763984A JP H0465548 B2 JPH0465548 B2 JP H0465548B2
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region
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mask
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、単一の多結晶シリコン半導体層を用
いた、メモリ適用型の一素子型FET−記憶キヤ
パシタ集積回路の形成方法に係り、更に具体的に
云えば、記憶キヤパシタのための絶縁体が最適化
され、FETのゲート絶縁体に用いられる材料と
異なる材料より成ることができる、そのような回
路の形成方法に係る。
［従来技術］ FETを含む集積回路構造体は、従来において、
多くの目的に用いられている。特に、FET集積
回路メモリ・アレイ及びそれらの製造方法は広く
知られている。米国特許第3387286号明細書は、
そのような回路を開示しており、単一のFET及
び情報を記憶するためのキヤパシタを用いている
回路について記載している。そのような簡単化さ
れた集積回路は、当技術分野において周知であ
り、広く用いられている。
上記の型のメモリ・セルは、当技術分野におい
て、そのようなセルを初めに提案した人の名をと
つて、“Dennard”セルとして知られている。そ
れらのメモリ・セルは、単一のFETを、メモ
リ・セルに情報を記憶するために用いられる関連
するキヤパシタとともに用いていることを特徴と
する。一般に、それらの回路は、シリコン基板の
如き半導体基板に形成される。上記記憶キヤパシ
タの一方の電極はシリコン基板のドープされた領
域であり、他方の電極は多結晶シリコンの如き多
結晶半導体の上層によつて設けられる。しばし
ば、FETのゲート電極も多結晶シリコンより成
るが、金属をFETゲート電極及びキヤパシタ電
極に用いることもできる。単一の多結晶シリコン
層を用いているメモリ・セルは、しばしば、単一
の多結晶シリコン構造体と呼ばれ、２つの多結晶
シリコン層を用いているメモリ・セルは、一般
に、２重多結晶シリコン構造体と呼ばれる。この
型のメモリ・セルは又、単一のFETしか必要と
ないので、“１素子型”メモリ・セルとも呼ばれ
る。
それらの１素子型メモリ・セルにおいては、記
憶キヤパシタにおける絶縁体のための条件が
FETゲート絶縁体のための条件と異なることが
知られている。一般には、記憶キヤパシタにおけ
る絶縁体は、FETのゲート電極の領域における
絶縁体よりも幾分薄いことが望ましい。更に、記
憶キヤパシタ絶縁体及びFETゲート絶縁体にお
いて、相互に異なる材料を用いることが知られて
いる。一般に、記憶キヤパシタのための絶縁体に
対する必要条件は、FETゲート絶縁体に対する
必要条件よりも厳しくなく、例えばフラツト・バ
ンド電圧VFBのシフトに対するFET特性の感度に
対する必要条件よりも厳しくない。基板のドープ
された領域が記憶キヤパシタの一方の電極に用い
られているとき、VFBにおける小さな変化は素子
の動作に大きな影響を与えない。
上記の型の１素子型メモリ・セルにおいては、
更にマスク・レベルを用いることによつて、異な
る絶縁体（異なる厚さ及び／若しくは材料を含
む）が容易に得られる。更にマスク・レベルを用
いることによつて、初めに記憶キヤパシタ絶縁体
を形成し、別にFETゲート絶縁体を形成するこ
とが可能になる。それらの２つの絶縁体に異なる
材料を用いることができ、複数のマスク工程が可
能な場合には、最適な素子の機能が得られるよう
に、それらの厚さを個々に選択することができ
る。
２重の多結晶シリコン層を用いた１素子型メモ
リ・セルにおいても、記憶キヤパシタ及びFET
のために異なる絶縁体を設けることは極めて簡単
である。それは、複数の多結晶シリコン層が用い
られるので、更に絶縁層を形成する必要があるた
めである。一般に、複数の多結晶シリコン層は
各々異なる目的のために用いられ、付加的マスク
工程は、記憶キヤパシタ及びFETのための条件
に適合するように絶縁体を個々に形成するために
用いられる。
これらの型のメモリ・セルは、例えば米国特許
第3811076号及び第3841296号明細書等に記載され
ている。上記米国特許第3811076号明細書におい
ては、多結晶シリコンのキヤパシタ電極及び金属
のゲート電極を用いた回路において、記憶キヤパ
シタ及びFETに相互に異なる材料が用いられて
いる。
1980IEEE International Solid State Circuits
Conferenceにおいて発表され、又そのために発
行された技術論文要約集の第66頁及び第67頁にお
けるOhta等による論文は、記憶キヤパシタのた
めの種々の高誘電率の材料について記載してお
り、特に酸化タンタルを用いることについて述べ
ている。多結晶シリコンのゲート及び埋設酸化物
分離領域を含む構造体が示されている。
記憶キヤパシタのための一方の電極及びFET
ゲート電極を設けるために単一の多結晶シリコン
層しか用いていない１素子型メモリ・セルは、重
要な回路である。しかしながら、記憶キヤパシタ
絶縁体とFETゲート絶縁体との両方の最適化を
可能にする好ましい手順が、当技術分野において
未だ開発又は提案されていない。
［発明が解決しようとする問題点］ 本発明の目的は、FETゲート絶縁体及び記憶
キヤパシタ絶縁体が更にマスク・レベルを必要と
せずに各々の目的に適合するように相互に異なる
材料及び／若しくは厚さを用いて形成される、単
一の多結晶半導体層を用いた１素子型FET−記
憶キヤパシタ回路の形成方法を提供することであ
る。
［問題点を解決するための手段］ 本発明は、更にマスク工程を必要とせずに相互
に異なる記憶キヤパシタ絶縁体及びFETゲート
絶縁体を設けることができる、単一の多結晶半導
体層を用いた１素子型FET記憶キヤパシタ回路
の形成方法を提供する。記憶キヤパシタ及び
FETのための絶縁体は、相互に同一又は異なる
材料より成り、異なる厚さを有することができ
る。この方法においては、記憶キヤパシタの一方
の電極として働くドープされた領域を設けるため
に用いられるマスク・レベル、即ち拡散記憶領域
イオン注入マスク・レベル、又は拡散記憶領域と
基板との間に高キヤパシタンス領域を設けるため
に用いられるマスク・レベル即ち高キヤパシタン
ス領域マスク・レベルが、相互に異なる絶縁体を
設けるために用いられる。これは、記憶キヤパシ
タ領域における絶縁体の性質をFETゲート領域
における絶縁体の性質と異ならせるために上記マ
スク・レベルを用いることによつて達成される。
本発明の一実施例において、記憶キヤパシタ領
域における下の絶縁体を保護する金属層が、レジ
スト・マスク層中の開孔を経て付着される。後の
エツチング工程において、FET領域における絶
縁体がエツチングされ、上記金属層は記憶キヤパ
シタ領域における絶縁体を保護する。この実施例
においては、ゲート絶縁体の材料がキヤパシタの
絶縁体の材料と異なつている。
［実施例］ 本発明の方法の実施において、集積回路におけ
る記憶キヤパシタ及びFETのために相互に異な
る絶縁体を設けるために、存在しているマスク・
レベル（高キヤパシタンス領域マスク・レベル又
は拡散記憶領域イオン注入マスク・レベル）が用
いられる。本発明の方法は、記憶キヤパシタの一
方の電極及びFETのゲート電極の両方に単一の
多結晶シリコン層の如き多結晶半導体層が用いら
れる場合に適用される。
第１−１図乃至第１−９図は、本発明の方法の
好ましい一実施例を示しており、この実施例にお
いては、ゲート絶縁体及び記憶キヤパシタ絶縁体
において相互に異なる材料が用いられる。第１−
１図は、酸化物エツチング工程迄行われた、標準
的な多結晶シリコン・ゲートFETの形成方法を
示している。この方法においては、Ｐ型半導体基
板１０は、例えばシリコンの如き材料より成る。
埋設されたフイールド酸化物分離領域１２は
SiO2より成り、熱成長により形成され、隣接す
るメモリ・セルを相互に分離するために設けられ
る。
第１−１図の構造体を設けるための方法は当技
術分野において周知である。この方法において
は、基板１０上に薄い酸化物が熱成長され、次に
窒化シリコン層が化学的に気相付着（CVD）さ
れる。それから、窒化シリコン層がパターン化さ
れ、窒化シリコン層が除かれた酸化シリコンの領
域上に、より厚い酸化物が成長される。それか
ら、残つている薄い酸化物及び窒化シリコンがエ
ツチングにより除去されて、フイールド酸化物分
離領域１２が残される。
次に、第１−２図において、Ｐ型シリコン基板
１０上に薄い熱酸化物層１４が成長される。これ
は、構造体を、約800℃における炉において酸素
雰囲気中に配置することによつて達成される。酸
化物層１４は略１５乃至50Åの厚さに成長され
る。それから、窒化シリコン層１６が低圧CVD
により略100乃至200Åの厚さに付着される。層１
６は、マスク特性及び絶縁特性を得るように選択
されている。層１６は、良好な耐酸化マスクでな
ければならず、良好な絶縁性を有していなければ
ならない。更に、層１６は、酸化物層の誘電率よ
りも高い誘電率を有しているべきである。又、層
１６は、電流の漏洩を防ぐために高い絶縁耐力を
有していなければならない。窒化シリコンは、
SiO2の場合と略等しい、高い誘電率及び絶縁耐
力を有し、良好な耐酸化マスクであり、極めて適
当な材料である。層１６に用いることができるも
う一つの材料は酸化アルミニウムであるが、この
材料は窒化シリコン程良好な耐酸化マスクではな
い。
第１−３図において、レジスト・マスク層が構
造体上に回転被覆され、当技術分野において周知
の型のアンダー・カツトされたレジスト・マスク
層１８が得られるようにパターン化される。パタ
ーン化されたレジスト・マスク層１８は、拡散記
憶領域イオン注入のためのマスクとして働く。こ
のイオン注入において、キヤパシタの一方の電極
として働くドープされた領域が基板１０中に形成
される。その領域は、イオン注入を用いて形成さ
れるが、当技術分野においては、“拡散記憶領域”
と呼ばれる。
第１−４図において、拡散記憶領域２０は、基
板１０と反対の導電型を有するドープされた領域
である。例えば、1018乃至1019キヤリア／cm3のド
ーピング・レベルを有するN+型拡散記憶領域２
０を形成するために、砒素（As）イオンの注入
を用いることができる。基板１０のための典型的
なドーピング・レベルは1015乃至1016である。
拡散記憶領域２０の形成においては、リフト・
オフを行うためのアンダーカツトされたエツジの
プロフイルを保つために、低電流によるイオン注
入が用いられる。このために、アンチモン・イオ
ン及び当技術分野において周知である他のイオン
の如き、砒素以外のイオンを用いることもでき
る。
第１−５図において、アルミニウム（Al）・マ
スク層２２がパターン化されたレジスト・マスク
層１８を経て付着される。下の窒化シリコン層１
６をエツチングするためのマスクとして働く、
Al以外の材料を用いることもできる。Alマスク
層２２の厚さは略1000乃至2000Åである。その厚
さは重要ではないが、窒化シリコン・エツチン
グ・マスクとして働くために充分な厚さでなけれ
ばならない。レジスト・マスク層１８がリフト・
オフされるとき、レジスト・マスク１８上に付着
されているAlも除去されて、第１−５図の構造
体が得られる。
マスク層２２により保護されていない酸化物層
１４及び窒化シリコン層１６の部分がエツチング
により除去されて、第１−６図の構造体が得られ
る。窒化シリコン層及び薄い酸化物層の両方をエ
ツチングするために、反応性イオン・エツチング
（RIE）を用いることができる。又は、酸化物層
１４をエツチングするために、湿式エツチングを
用いることもできる。
次に、マスク層２２が、従来のエツチング剤を
用いた湿式エツチングによつて除去される。その
結果、SiO2層１４及びSiNX層１６が記憶キヤパ
シタの形成されるべき領域だけに存在している、
第１−７図の構造体が形成される。N+型にドー
プされた領域２０は記憶キヤパシタの一方の電極
として働く。
次に、第１−８図に示されている如く、ゲート
酸化物層２４が成長される。このゲート酸化物層
２４は、二酸化シリコンより成り、第１−７図の
構造体を炉において酸素雰囲気中に配置して、略
800乃至1000℃に加熱することによつて形成され
る。窒化シリコン層１６はその下の酸化物層１４
の成長を妨げるので、ゲート酸化物層２４は、回
路の記憶キヤパシタ領域における酸化物層よりも
厚くなる。典型的には、ゲート酸化物層２４は略
150乃至300Åの深さ迄成長されるが、設計に応じ
てその厚さを選択することができる。又窒化シリ
コンは二酸化シリコンと略同一の絶縁耐力を有
し、従つて記憶キヤパシタにおける所与の電圧に
対して、同一の厚さの絶縁体を用いて、より高い
キヤパシタンスを得ることができる。又、窒化シ
リコンの高い絶縁耐力は記憶キヤパシタにおける
電流の漏洩を防ぐために役立つ。
以後の方法は、単一の多結晶シリコン層を有す
る１素子型メモリ・セルを形成するために従来用
いられている方法と同様である。その方法におい
ては、多結晶シリコン層が付着され、レジスト・
マスクを用いてパターン化されて、FETゲート
電極である多結晶シリコン領域２６及び記憶キヤ
パシタの上部電極である多結晶シリコン領域２８
が形成される。それから、上の多結晶シリコン領
域２６をマスクとして用いて、ソース及びドレイ
ン領域３０及び３２が、基板１０中にイオン注入
される。そのイオン注入中に、多結晶シリコン領
域もドープされて、導電性になる。従つて、それ
らのドープされた多結晶シリコ領域を、FETゲ
ート電極（領域２６）及び記憶キヤパシタの上部
電極（領域２８）として用いることができる。そ
の結果、単一の多結晶シリコン層を用いた、記憶
キヤパシタと単一のFETとより成る、１素子型
集積メモリ・セルである、第１−９図の構造体が
得られる。ソース及びドレイン領域３０及び３２
への電気接点が通常の方法で形成される。
第１−１図乃至第１−９図において示された方
法においては、マスク層２２の配置を記憶キヤパ
シタ領域に限定するために、マスク層１８が用い
られた。後の処理工程において、マスク層２２に
より下の絶縁体が保護され、従つて記憶キヤパシ
タ領域及びゲート電極領域において相互に異なる
効果が得られた。その単一の多結晶シリコン層を
用いた１素子型メモリ・セルにおいて相互に異な
る絶縁体を設けるために、更にマスク工程を必要
しなかつた。
この方法の１つの変形として、拡散記憶領域２
０の下に高キヤパシタンス領域を形成するため
に、パターン化されたレジスタ・マスク層１８を
マスクとして用いることができる。この変形にお
いては、硼素の如きイオンがマスク層１８を経て
イオン注入される。それ以後の方法は、第１−５
図乃至第１−９図に示されている如く行われる。
高キヤパシタンス領域がイオン注入された後に、
マスク層２２が付着される。
上記方法は、ゲート絶縁体と異なる材料より成
る記憶キヤパシタ絶縁体を設けるために用いるこ
とができる。又、その基本的方法を用いて、ゲー
ト絶縁体よりも薄い記憶キヤパシタ絶縁体を設け
ることも可能である。もう１つの変形として、ゲ
ート酸化物層２４が成長された後に、窒化シリコ
ン層１６をエツチングにより除くこともできる。
その結果、酸化シリコンが記憶キヤパシタ絶縁体
及びゲート絶縁体の両方に用いられているが、記
憶キヤパシタ絶縁体がゲート絶縁体よりも薄い構
造体が形成される。
当業者に明らかである小さな修正を行うことに
より、熱成長窒化シリコン又はプラズマによりエ
ンハンスされた熱成長窒素シリコンの如き、他の
絶縁体にも、この方法を適用することができる。
第１−８図に示されているゲート酸化物層の成長
において、窒化物層１６中のピンホールが封じら
れることが実験的に示された。これは、この方法
の歩留りを増すので、有利である。
第１−１図乃至第１−７図に示されている種々
のリフト・オフ工程は、例えば米国特許第
4144101号明細書に示されている如く、周知であ
る。上記特許明細書は、エツチングに用いられる
金属マスクを付着するためのリフト・オフ技術に
ついて記載している。その技術は、本発明の方法
の処理工程の一部の例として、本明細書において
言及されている。
第２−１図乃至第２−６図は、キヤパシタとゲ
ートに異なる絶縁体を設けるための参考例の方法
を示している。この例においても、記憶キヤパシ
タ及びFETのために相互に異なる絶縁体を設け
るために、高キヤパシタンス領域マスク・レベル
又は拡散記憶領域イオン注入マスク・レベルが用
いられる。しかしながら、この例は、第１−１図
乃至第１−９図に示されている実施例程、技術的
に有利ではない。第２−１図乃至第２−６図の例
においては、記憶キヤパシタ領域に複合絶縁体が
設けられず、ゲート酸化物層の制御が幾分難かし
い。しかしながら、この例も、異なる絶縁体を設
けるために、存在しているマスク・レベルを用い
ることができる方法を提供する。
初めに、半導体基板が、第１実施例における半
導体基板の場合と同様にして処理される。従つ
て、第２−１図は、埋設されたフイールド酸化物
分離領域４２を有するＰ型シリコン基板４０を示
している。第２−２図に示されている如く、基板
４０上に薄い酸化物層４４が熱成長される。この
工程は、第１実施例における対応する工程と同一
である。
次に、第２−３図において、レジスト層が第２
−２図の構造体上に回転被覆され、パターン化さ
れて、パターン化されたレジスト・マスク層４６
が形成される。レジスト・マスク層１８（第１−
３図）の場合と異なり、レジスト・マスク層４６
はアンダー・カツトされる必要はない。それは、
この実施例においては、上のマスク層のリフト・
オフが用いられないためである。
パターン化されたレジスタ・マスク層４６は拡
散記憶領域イオン注入マスクであり、N+型拡散
記憶領域４８を形成するために、As及びSbの如
きイオンが基板４０中に注入される。領域４８
は、第１の実施例における領域２０と同一の機能
を有しており、記憶キヤパシタの一方の電極とし
て働く。第２−４図において、パターン化された
レジスト・マスク層４６により限定された薄い酸
化物層４４の部分がRIE又は湿式化学的エツチン
グを用いてエツチングされており、レジスト・マ
スク層４６が剥離されている。この構造体におい
ては、薄い酸化物層４４がFETの形成されるべ
き領域の基板４０の部分に残されており、記憶キ
ヤパシタの形成されるべき領域の基板４０の部分
には残されていない。
それから、第２−５図に示されている如く、記
憶キヤパシタ及びゲートのための絶縁体が、２酸
化シリコン層を熱成長させることにより、基板４
０、２酸化シリコン層４４、及び２酸化シリコン
のフイールド酸化物分離領域４２の上に形成され
る。熱成長された薄い酸化物層４４が、ゲート絶
縁体の形成されるべき領域に残され、記憶キヤパ
シタの形成されるべき領域からは除かれたことに
より（第２−４図）、ゲート絶縁体として働く熱
成長酸化物層の部分５２は記憶キヤパシタ絶縁体
として働く熱成長酸化物層の部分５０よりも厚く
なる。
第２−５図において、記憶キヤパシタ及び
FETの両方の絶縁体に、単一組成の材料（２酸
化シリコン）が用いられている。しかしながら、
FET領域におけるその絶縁体の厚さは、記憶キ
ヤパシタ領域における厚さよりも厚い。一般的
に、これは、設計の点から望ましい特徴である。
又、記憶キヤパシタ領域に、単位面積当りの高い
キヤパシタタンスを得ることが望ましいので、こ
のより薄い記憶キヤパシタ絶縁体は有利である。
代替的に、第２−４図の構造体が得られた後
に、異なる絶縁体を用いることもできる。例え
ば、窒化シリコン層を、拡散記憶領域４８及び酸
化物層４４上にCVDにより付着することができ
る。その結果、総体的にFET領域における厚さ
が記憶キヤパシタ領域における厚さよりも厚い絶
縁体が得られる。その場合、FETゲート絶縁体
はSiO2／Si3N4複合体より成り、記憶キヤパシタ
絶縁体はSi3N4より成る。
それから、第１実施例の場合と同じ処理工程を
用いて、第２−６図に示されている最終構造体が
得られる。即ち、多結晶シリコン層が付着され、
レジスト・マスク層を用いてパターン化されて、
記憶キヤパシタの上部電極として働く多結晶シリ
コン領域５４及びFETゲート電極として働く多
結晶シリコン領域５６が設けられる。それから、
それらの多結晶シリコン領域５４及び５６をイオ
ン注入マスクとして用いて、ソース及びドレイン
領域５８及び６０が基板中にイオン注入される。
以上の説明から明らかな如く、本発明は、処理
工程において既に用いたマスク（拡散記憶領域を
設けるために用いたマスク又は拡散記憶領域及び
基板の間により高い拡散キヤパシタンスを与える
ために用いたマスク）を用いて、記憶キヤパシタ
及びFETのために相互に異なる絶縁体を設ける
ことができる、単一の多結晶シリコン層を用い
た、１素子FET−記憶キヤパシタ回路の形成方
法を実現する。
［発明の効果］ 本発明によれば、FETゲート絶縁体及び記憶
キヤパシタ絶縁体が更にマスク・レベルを必要し
せずに各々の目的に適用するように相互に異なる
材料及び／若しくは厚さを用いて形成される、単
一の多結晶半導体層を用いた１素子型FET−記
憶キヤパシタ回路の形成方法が得られる。
【図面の簡単な説明】
第１−１図乃至第１−９図は単一の多結晶シリ
コン層を用いた１素子型集積メモリ・セルにおけ
る記憶キヤパシタ及びFETのために相互に異な
る絶縁体を設けるための本発明の方法の１実施例
を示す一連の断面図、第２−１図乃至第２−６図
はキヤパシタとゲートに異なる絶縁体を設けるた
めの参考例の方法を示す一連の断面図である。 １０，４０……Ｐ型半導体基板（シリコン）、
１２，４２……埋設されたフイールド酸化物分離
領域（SiO2）、１４，４４……薄い酸化物層、１
６……窒化シリコン層、１８，４６……パターン
化されたレジスト・マスク層、２０，４８……
N+型拡散記憶領域、２２……アルミニウム・マ
スク層、２４……ゲート酸化物層（SiO2）、２
６，５６……多結晶シリコン領域（FETゲート
電極）、２８，５４……多結晶シリコン領域（記
憶キヤパシタの上部電極）、３０，３２；５８，
６０……ソース及びドレイン電極、５０……記憶
キヤパシタ絶縁体として働く熱成長酸化物層、５
２……ゲート絶縁体として働く熱成長酸化物層。

Claims (1)

  1. 【特許請求の範囲】 １ FETのゲート絶縁体と記憶キヤパシタの絶
    縁体とが異なる材料で形成される１素子型FET
    −記憶キヤパシタ集積回路を、単一の多結晶半導
    体層を用いて形成するための方法にして、 一導電型の半導体基板上に、この基板の表面の
    酸化を防止する表面層を有する少なくとも一層の
    絶縁層を形成する工程と、 記憶キヤパシタの形成されるべき上記基板の領
    域に開孔を有し、FETの形成されるべき上記基
    板の領域を覆うようにパターン化された第１マス
    ク層を上記絶縁層上に形成する工程と、 上記記憶キヤパシタの一方の電極となる反対導
    電型の領域を上記基板中に形成するために上記第
    １マスク層中の上記開孔を経て上記基板にイオン
    注入を行う工程と、 後のエツチング工程において上記記憶キヤパシ
    タ領域における上記絶縁層を保護するために上記
    第１マスク層中の上記開孔を経て第２マスク層を
    付着する工程と、 上記FET領域における上記絶縁層を露出させ
    るように上記第１マスク層を除去する工程と、 上記第２マスク層をエツチング・マスクとして
    用いて上記FET領域における上記絶縁層をエツ
    チングする工程と、 上記第２マスク層を除去する工程と、 上記FET領域に酸化物絶縁層を成長させる工
    程と、 上記FET領域及び記憶キヤパシタ領域を含む
    領域上に単一の多結晶半導体層を形成する工程
    と、 上記記憶キヤパシタの他方の電極及び上記
    FETのゲート電極を形成するように上記多結晶
    半導体層をパターン化する工程と、 を含む、１素子型FET−記憶キヤパシタ集積回
    路の形成方法。
JP59097639A 1983-06-30 1984-05-17 １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 Granted JPS6010773A (ja)

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