JPH118352A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH118352A JPH118352A JP9172955A JP17295597A JPH118352A JP H118352 A JPH118352 A JP H118352A JP 9172955 A JP9172955 A JP 9172955A JP 17295597 A JP17295597 A JP 17295597A JP H118352 A JPH118352 A JP H118352A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract
(57)【要約】
【課題】 同一半導体基板上に形成されるＭＯＳトラン
ジスタとキャパシタの高さを同じにして、その上に形成
される層間絶縁膜の平坦化を容易にする半導体集積回路
装置の製造方法を提供する。 【解決手段】 同一半導体基板２０上に形成するＭＯＳ
トランジスタのゲート酸化膜８とは異なる厚い膜厚の酸
化膜１１を形成し、その直下には絶縁性が破壊されない
程度の不純物を注入することによって電圧係数の小さい
ＭＯＳキャパシタを形成する。その際、ＭＯＳキャパシ
タの電極１２、１４、１５をＭＯＳトランジスタのゲー
ト電極９、１４、１５と同一層で形成し、両方の電極の
高さを同一にする。同一半導体基板上に形成されるＭＯ
Ｓトランジスタの性能を変えないで高精度キャパシタが
形成される。ＭＯＳトランジスタとキャパシタの高さを
同じにすることにより、その上に形成される層間絶縁膜
の平坦化が容易になる。
ジスタとキャパシタの高さを同じにして、その上に形成
される層間絶縁膜の平坦化を容易にする半導体集積回路
装置の製造方法を提供する。 【解決手段】 同一半導体基板２０上に形成するＭＯＳ
トランジスタのゲート酸化膜８とは異なる厚い膜厚の酸
化膜１１を形成し、その直下には絶縁性が破壊されない
程度の不純物を注入することによって電圧係数の小さい
ＭＯＳキャパシタを形成する。その際、ＭＯＳキャパシ
タの電極１２、１４、１５をＭＯＳトランジスタのゲー
ト電極９、１４、１５と同一層で形成し、両方の電極の
高さを同一にする。同一半導体基板上に形成されるＭＯ
Ｓトランジスタの性能を変えないで高精度キャパシタが
形成される。ＭＯＳトランジスタとキャパシタの高さを
同じにすることにより、その上に形成される層間絶縁膜
の平坦化が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、とくにアナログ回路に適したキャパシタの構
造及びその製造方法に関するものである。
置に係り、とくにアナログ回路に適したキャパシタの構
造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来アナログ回路に用いられるキャパシ
タは、バイアス依存性の小さいデバイスが用いられる。
図１９は、従来の半導体集積回路装置（ＬＳＩ）のＭＯ
Ｓ型電界効果トランジスタ（以下、ＭＯＳトランジスタ
という）及び２層ポリキャパシタが形成された部分の断
面図である。Ｐ型シリコンなどの半導体基板２０表面領
域には、ＬＯＣＯＳなどにより形成された素子分離領域
であるフィールド酸化膜２が形成されている。この従来
例では半導体基板２０にＮ型ウエル領域（Ｎウエル）１
が形成され、このＮウエル１の素子領域にＰ型ＭＯＳト
ランジスタ（ＰＭＯＳトランジスタ）が形成され、Ｎウ
エル１上のフィールド酸化膜２の上にＭＯＳキャパシタ
が形成されている。フィールド酸化膜２に囲まれた素子
領域には、２層ポリトランジスタのＰ＋ソース／ドレイ
ン領域１７が形成されている。このソース／ドレイン領
域１７間の上には、例えば、熱酸化処理によるゲート酸
化膜８が形成されている。ゲート酸化膜８の上には、ゲ
ート電極が形成されている。
タは、バイアス依存性の小さいデバイスが用いられる。
図１９は、従来の半導体集積回路装置（ＬＳＩ）のＭＯ
Ｓ型電界効果トランジスタ（以下、ＭＯＳトランジスタ
という）及び２層ポリキャパシタが形成された部分の断
面図である。Ｐ型シリコンなどの半導体基板２０表面領
域には、ＬＯＣＯＳなどにより形成された素子分離領域
であるフィールド酸化膜２が形成されている。この従来
例では半導体基板２０にＮ型ウエル領域（Ｎウエル）１
が形成され、このＮウエル１の素子領域にＰ型ＭＯＳト
ランジスタ（ＰＭＯＳトランジスタ）が形成され、Ｎウ
エル１上のフィールド酸化膜２の上にＭＯＳキャパシタ
が形成されている。フィールド酸化膜２に囲まれた素子
領域には、２層ポリトランジスタのＰ＋ソース／ドレイ
ン領域１７が形成されている。このソース／ドレイン領
域１７間の上には、例えば、熱酸化処理によるゲート酸
化膜８が形成されている。ゲート酸化膜８の上には、ゲ
ート電極が形成されている。
【０００３】ゲート電極は、ゲート酸化膜８の上に直接
形成されている第１のポリシリコン膜９、第１のポリシ
リコン膜９の上に形成された第３のポリシリコン膜１４
及び第３のポリシリコン膜１４の上に形成されたタング
ステンシリサイド膜１５から構成されている。一方、フ
ィールド酸化膜２の上にはキャパシタのポリシリコン膜
からなる第１の電極１９が形成されている。第１の電極
１９の上には誘電体膜となるシリコン酸化膜２１が形成
されている。シリコン酸化膜２１の上には、第２の電極
が形成されている。第２の電極は、シリコン酸化膜２１
の上に直接形成されている第２のポリシリコン膜１２、
第２のポリシリコン膜１２の上に形成された第３のポリ
シリコン膜１４及び第３のポリシリコン膜１４の上に形
成されたタングステンシリサイド膜１５から構成されて
いる。半導体基板２０上には、例えば、ＢＰＳＧ(Born-
doped Phospho Silicate Glass) 膜１８が２層ポリキャ
パシタ及びＭＯＳトランジスタを保護するように被覆さ
れている。このＢＰＳＧ膜１８は、表面を、例えば、化
学的機械研磨（ＣＭＰ:Chemical Mechanical Polishin
g）により平坦化されている。この平坦化された表面上
に、アルミニウムなどの金属配線２２が形成されてい
る。この半導体基板には、さらにパッシベーッション膜
などが施されて半導体チップが完成される。
形成されている第１のポリシリコン膜９、第１のポリシ
リコン膜９の上に形成された第３のポリシリコン膜１４
及び第３のポリシリコン膜１４の上に形成されたタング
ステンシリサイド膜１５から構成されている。一方、フ
ィールド酸化膜２の上にはキャパシタのポリシリコン膜
からなる第１の電極１９が形成されている。第１の電極
１９の上には誘電体膜となるシリコン酸化膜２１が形成
されている。シリコン酸化膜２１の上には、第２の電極
が形成されている。第２の電極は、シリコン酸化膜２１
の上に直接形成されている第２のポリシリコン膜１２、
第２のポリシリコン膜１２の上に形成された第３のポリ
シリコン膜１４及び第３のポリシリコン膜１４の上に形
成されたタングステンシリサイド膜１５から構成されて
いる。半導体基板２０上には、例えば、ＢＰＳＧ(Born-
doped Phospho Silicate Glass) 膜１８が２層ポリキャ
パシタ及びＭＯＳトランジスタを保護するように被覆さ
れている。このＢＰＳＧ膜１８は、表面を、例えば、化
学的機械研磨（ＣＭＰ:Chemical Mechanical Polishin
g）により平坦化されている。この平坦化された表面上
に、アルミニウムなどの金属配線２２が形成されてい
る。この半導体基板には、さらにパッシベーッション膜
などが施されて半導体チップが完成される。
【０００４】
【発明が解決しようとする課題】半導体集積回路装置
（ＬＳＩ）において、シリコンなどの半導体基板を一方
の電極に用いたキャパシタの容量値の電圧係数は、キャ
パシタ電極と基板間の絶縁膜の膜厚とシリコン基板表面
に注入された不純物濃度により決定される。膜厚が薄く
なれば電圧係数は劣化し、濃度が低くなれば電圧係数は
劣化する（図３及び図４参照）。しかし、ＬＳＩの集積
度が向上し、微細化するに従い、ショートチャンネル効
果を抑えるためＭＯＳトランジスタのゲート酸化膜厚は
薄くする必要がある。そのＭＯＳトランジスタのゲート
酸化膜と同じ膜厚の酸化膜を絶縁膜に用いたキャパシタ
では、半導体基板中の不純物濃度は、シリコン中の不純
物の固溶限を超えることは出来ず、さらに余り濃度が高
いとその上に形成された酸化膜の絶縁性も劣化するの
で、ある程度の濃度に抑え込む必要がある。その場合、
キャパシタ電極に正或るいは負の電圧を印可したとき、
シリコン基板側には空乏層が形成され、印可電圧の変動
によって実質の酸化膜厚が変動し容量値の電圧係数が大
きくなってしまう。
（ＬＳＩ）において、シリコンなどの半導体基板を一方
の電極に用いたキャパシタの容量値の電圧係数は、キャ
パシタ電極と基板間の絶縁膜の膜厚とシリコン基板表面
に注入された不純物濃度により決定される。膜厚が薄く
なれば電圧係数は劣化し、濃度が低くなれば電圧係数は
劣化する（図３及び図４参照）。しかし、ＬＳＩの集積
度が向上し、微細化するに従い、ショートチャンネル効
果を抑えるためＭＯＳトランジスタのゲート酸化膜厚は
薄くする必要がある。そのＭＯＳトランジスタのゲート
酸化膜と同じ膜厚の酸化膜を絶縁膜に用いたキャパシタ
では、半導体基板中の不純物濃度は、シリコン中の不純
物の固溶限を超えることは出来ず、さらに余り濃度が高
いとその上に形成された酸化膜の絶縁性も劣化するの
で、ある程度の濃度に抑え込む必要がある。その場合、
キャパシタ電極に正或るいは負の電圧を印可したとき、
シリコン基板側には空乏層が形成され、印可電圧の変動
によって実質の酸化膜厚が変動し容量値の電圧係数が大
きくなってしまう。
【０００５】一方、電圧係数を最小にするためには、キ
ャパシタの下部電極を、例えば、ゲート電極とは別のポ
リシリコン膜の様な電極を用いれば良いが、そうすると
キャパシタ形成領域の高さがゲート電極形成領域と比べ
て図１９に示すように下部のポリシリコン膜分だけ厚く
なる。さらに、今後微細化を進めるためには平坦化技術
として熱処理を伴わない上記ＣＭＰ法による技術のよう
な研磨工程を用いることが必須であり、その時には、段
差構造の異なるキャパシタ上部電極部分が表面に露出し
てしまい、図１９に示すように上層のアルミニウム配線
層との絶縁性を確保できなくなるという問題が発生す
る。本発明は、このような事情によりなされたものであ
り、同一半導体基板上に形成されるＭＯＳトランジスタ
の性能を変えずに、高精度ＭＯＳキャパシタを形成する
半導体集積回路装置を提供する。また、同一半導体基板
上に形成されるＭＯＳトランジスタとキャパシタの高さ
を同じにして、その上に形成される層間絶縁膜の平坦化
を容易にする半導体集積回路装置の製造方法を提供す
る。
ャパシタの下部電極を、例えば、ゲート電極とは別のポ
リシリコン膜の様な電極を用いれば良いが、そうすると
キャパシタ形成領域の高さがゲート電極形成領域と比べ
て図１９に示すように下部のポリシリコン膜分だけ厚く
なる。さらに、今後微細化を進めるためには平坦化技術
として熱処理を伴わない上記ＣＭＰ法による技術のよう
な研磨工程を用いることが必須であり、その時には、段
差構造の異なるキャパシタ上部電極部分が表面に露出し
てしまい、図１９に示すように上層のアルミニウム配線
層との絶縁性を確保できなくなるという問題が発生す
る。本発明は、このような事情によりなされたものであ
り、同一半導体基板上に形成されるＭＯＳトランジスタ
の性能を変えずに、高精度ＭＯＳキャパシタを形成する
半導体集積回路装置を提供する。また、同一半導体基板
上に形成されるＭＯＳトランジスタとキャパシタの高さ
を同じにして、その上に形成される層間絶縁膜の平坦化
を容易にする半導体集積回路装置の製造方法を提供す
る。
【０００６】
【課題を解決するための手段】本発明は、前述の課題を
解決するために、同一半導体基板上に形成するＭＯＳト
ランジスタのゲート酸化膜とは異なる厚い膜厚の酸化膜
を形成し、その直下には絶縁性が破壊されない程度の不
純物を注入することによって電圧係数の小さいＭＯＳキ
ャパシタを形成することを特徴としている。その際、Ｍ
ＯＳキャパシタの電極をＭＯＳトランジスタのゲート電
極と同一層で形成し、両方の電極の高さを同一にする。
同一半導体基板上に形成されるＭＯＳトランジスタの性
能を変えないで高精度キャパシタが形成される。また、
同一半導体基板上に形成されるＭＯＳトランジスタとキ
ャパシタの高さを同じにすることにより、その上に形成
される層間絶縁膜の平坦化が容易になる。
解決するために、同一半導体基板上に形成するＭＯＳト
ランジスタのゲート酸化膜とは異なる厚い膜厚の酸化膜
を形成し、その直下には絶縁性が破壊されない程度の不
純物を注入することによって電圧係数の小さいＭＯＳキ
ャパシタを形成することを特徴としている。その際、Ｍ
ＯＳキャパシタの電極をＭＯＳトランジスタのゲート電
極と同一層で形成し、両方の電極の高さを同一にする。
同一半導体基板上に形成されるＭＯＳトランジスタの性
能を変えないで高精度キャパシタが形成される。また、
同一半導体基板上に形成されるＭＯＳトランジスタとキ
ャパシタの高さを同じにすることにより、その上に形成
される層間絶縁膜の平坦化が容易になる。
【０００７】すなわち、本発明の半導体集積回路装置
は、半導体基板と、前記半導体基板に形成され、第１の
シリコン酸化膜をゲート絶縁膜とするＭＯＳ型電界効果
トランジスタと、前記半導体基板に形成され、第２のシ
リコン酸化膜を誘電体膜、前記半導体基板からなる第１
の電極及びこの第２のシリコン酸化膜上に形成された第
２の電極を有するキャパシタとを備え、前記第２のシリ
コン酸化膜は、前記第１のシリコン酸化膜より厚いこと
を第１の特徴とする。また、本発明の半導体集積回路装
置は、半導体基板と、前記半導体基板に形成され、第１
のシリコン酸化膜をゲート絶縁膜とするＭＯＳ型電界効
果トランジスタと、前記半導体基板に形成され、第２の
シリコン酸化膜を誘電体膜、前記半導体基板からなる第
１の電極及びこの第２のシリコン酸化膜上に形成された
第２の電極を有するキャパシタとを備え、前記第２のシ
リコン酸化膜は、前記キャパシタ容量の電圧依存性を小
さくするような膜厚を有しており、かつこの膜厚は、前
記第１のシリコン酸化膜の膜厚より厚いことを第２の特
徴とする。
は、半導体基板と、前記半導体基板に形成され、第１の
シリコン酸化膜をゲート絶縁膜とするＭＯＳ型電界効果
トランジスタと、前記半導体基板に形成され、第２のシ
リコン酸化膜を誘電体膜、前記半導体基板からなる第１
の電極及びこの第２のシリコン酸化膜上に形成された第
２の電極を有するキャパシタとを備え、前記第２のシリ
コン酸化膜は、前記第１のシリコン酸化膜より厚いこと
を第１の特徴とする。また、本発明の半導体集積回路装
置は、半導体基板と、前記半導体基板に形成され、第１
のシリコン酸化膜をゲート絶縁膜とするＭＯＳ型電界効
果トランジスタと、前記半導体基板に形成され、第２の
シリコン酸化膜を誘電体膜、前記半導体基板からなる第
１の電極及びこの第２のシリコン酸化膜上に形成された
第２の電極を有するキャパシタとを備え、前記第２のシ
リコン酸化膜は、前記キャパシタ容量の電圧依存性を小
さくするような膜厚を有しており、かつこの膜厚は、前
記第１のシリコン酸化膜の膜厚より厚いことを第２の特
徴とする。
【０００８】本発明の半導体集積回路装置の製造方法
は、フィールド酸化膜が形成された半導体基板表面にダ
ミーゲート酸化膜を形成する工程と、前記半導体基板の
ＭＯＳ型電界効果トランジスタを形成する領域にチャネ
ルイオンを注入する工程と、前記半導体基板のキャパシ
タを形成する領域に不純物をイオン注入して高濃度不純
物拡散領域を形成する工程と、前記ダミーゲート酸化膜
を剥離した後、前記半導体基板表面にゲート酸化膜を形
成する工程と、前記半導体基板に第１のポリシリコン膜
を堆積させる工程と、前記ＭＯＳ型電界効果トランジス
タを形成する領域上にのみ前記第１のポリシリコン膜と
前記ゲート酸化膜を残して、それ以外の領域に前記ポリ
シリコン膜と前記ゲート酸化膜を除去する工程と、前記
半導体基板表面にキャパシタ用酸化膜を形成する工程
と、前記半導体基板に第２のポリシリコン膜を堆積させ
る工程と、前記半導体基板のキャパシタ形成領域にのみ
前記第２のポリシリコン膜を残しそれ以外領域に形成さ
れた前記第２のポリシリコン膜を除去する工程と、前記
第１のポリシリコン膜上に形成された前記キャパシタ用
酸化膜を除去する工程と、前記半導体基板上の前記第１
及び第２のポリシリコン膜の上に第３のポリシリコン膜
を堆積させる工程と、前記第３のポリシリコン膜中に不
純物を拡散する工程と、前記第３のポリシリコン膜上に
タングステンシリサイド膜を堆積させる工程と、前記第
１、第２及び第３のポリシリコン膜及び前記タングステ
ンシリサイド膜をパターニングしてゲート電極とキャパ
シタ電極とを一度に形成する工程と、前記半導体基板表
面に層間絶縁膜を堆積させてからＣＭＰ処理によりこの
層間絶縁膜を平坦化する工程とを備えたことを第１の特
徴とする。
は、フィールド酸化膜が形成された半導体基板表面にダ
ミーゲート酸化膜を形成する工程と、前記半導体基板の
ＭＯＳ型電界効果トランジスタを形成する領域にチャネ
ルイオンを注入する工程と、前記半導体基板のキャパシ
タを形成する領域に不純物をイオン注入して高濃度不純
物拡散領域を形成する工程と、前記ダミーゲート酸化膜
を剥離した後、前記半導体基板表面にゲート酸化膜を形
成する工程と、前記半導体基板に第１のポリシリコン膜
を堆積させる工程と、前記ＭＯＳ型電界効果トランジス
タを形成する領域上にのみ前記第１のポリシリコン膜と
前記ゲート酸化膜を残して、それ以外の領域に前記ポリ
シリコン膜と前記ゲート酸化膜を除去する工程と、前記
半導体基板表面にキャパシタ用酸化膜を形成する工程
と、前記半導体基板に第２のポリシリコン膜を堆積させ
る工程と、前記半導体基板のキャパシタ形成領域にのみ
前記第２のポリシリコン膜を残しそれ以外領域に形成さ
れた前記第２のポリシリコン膜を除去する工程と、前記
第１のポリシリコン膜上に形成された前記キャパシタ用
酸化膜を除去する工程と、前記半導体基板上の前記第１
及び第２のポリシリコン膜の上に第３のポリシリコン膜
を堆積させる工程と、前記第３のポリシリコン膜中に不
純物を拡散する工程と、前記第３のポリシリコン膜上に
タングステンシリサイド膜を堆積させる工程と、前記第
１、第２及び第３のポリシリコン膜及び前記タングステ
ンシリサイド膜をパターニングしてゲート電極とキャパ
シタ電極とを一度に形成する工程と、前記半導体基板表
面に層間絶縁膜を堆積させてからＣＭＰ処理によりこの
層間絶縁膜を平坦化する工程とを備えたことを第１の特
徴とする。
【０００９】また、半導体集積回路装置の製造方法は、
フィールド酸化膜が形成された半導体基板表面にダミー
ゲート酸化膜を形成する工程と、前記半導体基板のＭＯ
Ｓ型電界効果トランジスタを形成する領域にチャネルイ
オン注入をする工程と、前記半導体基板のキャパシタを
形成する領域に不純物をイオン注入して高濃度不純物拡
散領域を形成する工程と、ダミーゲート酸化膜を剥離し
た後、前記半導体基板表面にキャパシタ用酸化膜を形成
する工程と、前記キャパシタを形成する領域にのみ酸化
膜を残して、それ以外の領域の酸化膜を除去する工程
と、前記半導体基板表面にゲート酸化膜を形成する工程
と、前記半導体基板表面に前記ゲート酸化膜を含めてポ
リシリコン膜を堆積させる工程と、前記ポリシリコン膜
中に不純物を拡散する工程と、前記ポリシリコン膜上に
タングステンシリサイド膜を堆積させる工程と、前記ポ
リシリコン膜及びタングステンシリサイド膜をパターニ
ングしてゲート電極とキャパシタ電極とを一度に形成す
る工程と、前記半導体基板表面に層間絶縁膜を堆積させ
てからＣＭＰ処理によりこの層間絶縁膜を平坦化する工
程とを備えたことを第２の特徴とする。
フィールド酸化膜が形成された半導体基板表面にダミー
ゲート酸化膜を形成する工程と、前記半導体基板のＭＯ
Ｓ型電界効果トランジスタを形成する領域にチャネルイ
オン注入をする工程と、前記半導体基板のキャパシタを
形成する領域に不純物をイオン注入して高濃度不純物拡
散領域を形成する工程と、ダミーゲート酸化膜を剥離し
た後、前記半導体基板表面にキャパシタ用酸化膜を形成
する工程と、前記キャパシタを形成する領域にのみ酸化
膜を残して、それ以外の領域の酸化膜を除去する工程
と、前記半導体基板表面にゲート酸化膜を形成する工程
と、前記半導体基板表面に前記ゲート酸化膜を含めてポ
リシリコン膜を堆積させる工程と、前記ポリシリコン膜
中に不純物を拡散する工程と、前記ポリシリコン膜上に
タングステンシリサイド膜を堆積させる工程と、前記ポ
リシリコン膜及びタングステンシリサイド膜をパターニ
ングしてゲート電極とキャパシタ電極とを一度に形成す
る工程と、前記半導体基板表面に層間絶縁膜を堆積させ
てからＣＭＰ処理によりこの層間絶縁膜を平坦化する工
程とを備えたことを第２の特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の発明の実施の形態を説明する。図１は、ＭＯＳトラン
ジスタと同一半導体基板上に形成されたアナログ回路用
ＭＯＳキャパシタのチップ平面図、図２は、図１のＡ−
Ａ′線に沿う部分のチップ断面図である。図２は、この
発明の実施の形態に係るＬＳＩのＭＯＳトランジスタ及
びＭＯＳキャパシタが形成された部分の断面図である。
Ｐ型シリコンなどの半導体基板２０表面領域には、ＬＯ
ＣＯＳ法などにより形成された素子分離領域であるフィ
ールド酸化膜２が形成されている。この発明の実施の形
態では半導体基板２０にＮウエル１が形成されている。
そして、このＮウエル１の第１の素子領域にＰＭＯＳト
ランジスタが形成され、Ｎウエル１の第２の素子領域に
ＭＯＳキャパシタが形成されている。第１の素子領域に
は、ＭＯＳトランジスタのＰ＋ソース／ドレイン領域１
７が形成されている。このソース／ドレイン領域１７間
の上には、例えば、熱酸化処理によるゲート酸化膜８が
形成されている。ゲート酸化膜８の上には、ゲート電極
が形成されている。ゲート電極は、ゲート酸化膜８の上
に直接形成されている第１のポリシリコン膜９、第１の
ポリシリコン膜９の上に形成された第３のポリシリコン
膜１４及び第３のポリシリコン膜１４の上に形成された
タングステンシリサイド膜１５から構成されている。
の形態を説明する。まず、図１乃至図３を参照して第１
の発明の実施の形態を説明する。図１は、ＭＯＳトラン
ジスタと同一半導体基板上に形成されたアナログ回路用
ＭＯＳキャパシタのチップ平面図、図２は、図１のＡ−
Ａ′線に沿う部分のチップ断面図である。図２は、この
発明の実施の形態に係るＬＳＩのＭＯＳトランジスタ及
びＭＯＳキャパシタが形成された部分の断面図である。
Ｐ型シリコンなどの半導体基板２０表面領域には、ＬＯ
ＣＯＳ法などにより形成された素子分離領域であるフィ
ールド酸化膜２が形成されている。この発明の実施の形
態では半導体基板２０にＮウエル１が形成されている。
そして、このＮウエル１の第１の素子領域にＰＭＯＳト
ランジスタが形成され、Ｎウエル１の第２の素子領域に
ＭＯＳキャパシタが形成されている。第１の素子領域に
は、ＭＯＳトランジスタのＰ＋ソース／ドレイン領域１
７が形成されている。このソース／ドレイン領域１７間
の上には、例えば、熱酸化処理によるゲート酸化膜８が
形成されている。ゲート酸化膜８の上には、ゲート電極
が形成されている。ゲート電極は、ゲート酸化膜８の上
に直接形成されている第１のポリシリコン膜９、第１の
ポリシリコン膜９の上に形成された第３のポリシリコン
膜１４及び第３のポリシリコン膜１４の上に形成された
タングステンシリサイド膜１５から構成されている。
【００１１】一方、第２の素子領域の上にはキャパシタ
の誘電体膜となるシリコン酸化膜１１が形成されてい
る。そして、シリコン酸化膜１１の上には、キャパシタ
電極が形成されている。キャパシタ電極は、シリコン酸
化膜１１の上に直接形成されている第２のポリシリコン
膜１２、第２のポリシリコン膜１２の上に形成された第
３のポリシリコン膜１４及び第３のポリシリコン膜１４
の上に形成されたタングステンシリサイド膜１５から構
成されている。半導体基板２０上には、例えば、ＢＰＳ
Ｇ膜１８がＭＯＳキャパシタ及びＭＯＳトランジスタを
保護するように被覆されている。このＢＰＳＧ膜１８
は、表面を、例えば、ＣＭＰ法により平坦化されてい
る。この平坦化された表面上に、アルミニウムなどの金
属配線２２が形成されている。この半導体基板は、さら
にパッシベーッション膜などを施して半導体チップを完
成させる。
の誘電体膜となるシリコン酸化膜１１が形成されてい
る。そして、シリコン酸化膜１１の上には、キャパシタ
電極が形成されている。キャパシタ電極は、シリコン酸
化膜１１の上に直接形成されている第２のポリシリコン
膜１２、第２のポリシリコン膜１２の上に形成された第
３のポリシリコン膜１４及び第３のポリシリコン膜１４
の上に形成されたタングステンシリサイド膜１５から構
成されている。半導体基板２０上には、例えば、ＢＰＳ
Ｇ膜１８がＭＯＳキャパシタ及びＭＯＳトランジスタを
保護するように被覆されている。このＢＰＳＧ膜１８
は、表面を、例えば、ＣＭＰ法により平坦化されてい
る。この平坦化された表面上に、アルミニウムなどの金
属配線２２が形成されている。この半導体基板は、さら
にパッシベーッション膜などを施して半導体チップを完
成させる。
【００１２】本発明は、以上のように同一半導体基板上
に形成するＭＯＳトランジスタのゲート酸化膜とは異な
る厚い膜厚の酸化膜を形成することによって電圧係数の
小さいＭＯＳキャパシタを形成することが可能になる。
つまり、同一半導体基板上に形成されるＭＯＳトランジ
スタの性能を変えないで高精度キャパシタが形成される
のである。図３は、ゲート酸化膜の膜厚依存性を示すＭ
ＯＳキャパシタのＣ−Ｖ特性を表す特性図であり、縦軸
に容量比Ｃ／Ｃoxを表し、横軸にゲートバイアス（Ｖ）
を表わす。Ｃは、空乏層容量とゲート容量とを直列に接
続した時の値であり、Ｃoxは、ゲート容量、即ちゲート
酸化膜の有する容量である。図によると、ゲート酸化膜
が薄くなるとＭＯＳキャパシタのＣ−Ｖ特性が悪化する
ことが分かる。したがって、上記のようにＭＯＳトラン
ジスタのゲート酸化膜厚は、ＬＳＩの微細化に対応して
薄くし、ＭＯＳキャパシタの誘電体膜は、ゲート酸化膜
の膜厚に拘らずに厚くすれば上記のような高精度キャパ
シタが実現する。この発明の実施の形態で用いたゲート
酸化膜厚は、１０〜２０ｎｍであり、キャパシタの誘電
体膜の膜厚は、２０ｎｍ程度にすることができる。
に形成するＭＯＳトランジスタのゲート酸化膜とは異な
る厚い膜厚の酸化膜を形成することによって電圧係数の
小さいＭＯＳキャパシタを形成することが可能になる。
つまり、同一半導体基板上に形成されるＭＯＳトランジ
スタの性能を変えないで高精度キャパシタが形成される
のである。図３は、ゲート酸化膜の膜厚依存性を示すＭ
ＯＳキャパシタのＣ−Ｖ特性を表す特性図であり、縦軸
に容量比Ｃ／Ｃoxを表し、横軸にゲートバイアス（Ｖ）
を表わす。Ｃは、空乏層容量とゲート容量とを直列に接
続した時の値であり、Ｃoxは、ゲート容量、即ちゲート
酸化膜の有する容量である。図によると、ゲート酸化膜
が薄くなるとＭＯＳキャパシタのＣ−Ｖ特性が悪化する
ことが分かる。したがって、上記のようにＭＯＳトラン
ジスタのゲート酸化膜厚は、ＬＳＩの微細化に対応して
薄くし、ＭＯＳキャパシタの誘電体膜は、ゲート酸化膜
の膜厚に拘らずに厚くすれば上記のような高精度キャパ
シタが実現する。この発明の実施の形態で用いたゲート
酸化膜厚は、１０〜２０ｎｍであり、キャパシタの誘電
体膜の膜厚は、２０ｎｍ程度にすることができる。
【００１３】次に、図４乃至図１０を参照して第２の発
明の実施の形態を説明する。図５乃至図１０の半導体集
積回路装置の製造工程断面図において、図１０（ｂ）
は、この工程の最終段階のＬＳＩを示す断面図であり、
ＬＳＩのＭＯＳトランジスタ及びＭＯＳキャパシタが形
成された部分が示されている。Ｐ型シリコンなどの半導
体基板２０表面領域には、ＬＯＣＯＳ法などにより形成
された素子分離領域であるフィールド酸化膜２が形成さ
れている。この発明の実施の形態では半導体基板２０に
Ｎウエル１が形成されている。そして、このＮウエル１
の第１の素子領域にＰＭＯＳトランジスタが形成され、
Ｎウエル１の第２の素子領域にＭＯＳキャパシタが形成
されている。第１の素子領域には、ＭＯＳトランジスタ
のＰ＋ソース／ドレイン領域１７が形成されている。こ
のソース／ドレイン領域１７間の上には、例えば、熱酸
化処理によるゲート酸化膜８が形成されている。ゲート
酸化膜８の上には、ゲート電極が形成されている。ゲー
ト電極は、ゲート酸化膜８の上に直接形成されている第
１のポリシリコン膜９、第１のポリシリコン膜９の上に
形成された第３のポリシリコン膜１４及び第３のポリシ
リコン膜１４の上に形成されたタングステンシリサイド
膜１５から構成されている。また、ゲート酸化膜８下の
半導体基板２０にはボロン（Ｂ）のチャネルイオン注入
層５が形成されている。
明の実施の形態を説明する。図５乃至図１０の半導体集
積回路装置の製造工程断面図において、図１０（ｂ）
は、この工程の最終段階のＬＳＩを示す断面図であり、
ＬＳＩのＭＯＳトランジスタ及びＭＯＳキャパシタが形
成された部分が示されている。Ｐ型シリコンなどの半導
体基板２０表面領域には、ＬＯＣＯＳ法などにより形成
された素子分離領域であるフィールド酸化膜２が形成さ
れている。この発明の実施の形態では半導体基板２０に
Ｎウエル１が形成されている。そして、このＮウエル１
の第１の素子領域にＰＭＯＳトランジスタが形成され、
Ｎウエル１の第２の素子領域にＭＯＳキャパシタが形成
されている。第１の素子領域には、ＭＯＳトランジスタ
のＰ＋ソース／ドレイン領域１７が形成されている。こ
のソース／ドレイン領域１７間の上には、例えば、熱酸
化処理によるゲート酸化膜８が形成されている。ゲート
酸化膜８の上には、ゲート電極が形成されている。ゲー
ト電極は、ゲート酸化膜８の上に直接形成されている第
１のポリシリコン膜９、第１のポリシリコン膜９の上に
形成された第３のポリシリコン膜１４及び第３のポリシ
リコン膜１４の上に形成されたタングステンシリサイド
膜１５から構成されている。また、ゲート酸化膜８下の
半導体基板２０にはボロン（Ｂ）のチャネルイオン注入
層５が形成されている。
【００１４】一方、第２の素子領域の上にはキャパシタ
の誘電体膜となるシリコン酸化膜１１が形成されてい
る。そして、シリコン酸化膜１１の上には、キャパシタ
電極が形成されている。キャパシタ電極は、シリコン酸
化膜１１の上に直接形成されている第２のポリシリコン
膜１２、第２のポリシリコン膜１２の上に形成された第
３のポリシリコン膜１４及び第３のポリシリコン膜１４
の上に形成されたタングステンシリサイド膜１５から構
成されている。また、シリコン酸化膜１１下の半導体基
板２０には、ボロンなどをイオン注入したＰ型不純物拡
散領域７が形成されている。この不純物拡散領域７は、
バイアス依存性制御手段として用いられ、シリコン酸化
膜１１の上に形成されたキャパシタ電極の対向電極とし
ての作用を奏する。第２の素子領域のシリコン酸化膜１
１が形成されていない表面領域には、Ｐ型高濃度不純物
拡散領域２３が形成されている。これは、外部端子をそ
こに接続する際のコンタクト領域として用いられる。
の誘電体膜となるシリコン酸化膜１１が形成されてい
る。そして、シリコン酸化膜１１の上には、キャパシタ
電極が形成されている。キャパシタ電極は、シリコン酸
化膜１１の上に直接形成されている第２のポリシリコン
膜１２、第２のポリシリコン膜１２の上に形成された第
３のポリシリコン膜１４及び第３のポリシリコン膜１４
の上に形成されたタングステンシリサイド膜１５から構
成されている。また、シリコン酸化膜１１下の半導体基
板２０には、ボロンなどをイオン注入したＰ型不純物拡
散領域７が形成されている。この不純物拡散領域７は、
バイアス依存性制御手段として用いられ、シリコン酸化
膜１１の上に形成されたキャパシタ電極の対向電極とし
ての作用を奏する。第２の素子領域のシリコン酸化膜１
１が形成されていない表面領域には、Ｐ型高濃度不純物
拡散領域２３が形成されている。これは、外部端子をそ
こに接続する際のコンタクト領域として用いられる。
【００１５】不純物拡散領域７は、基板表面からの深さ
が０．２μｍ程度あり、基板表面からの深さが０．１〜
０．２μｍ程度の高濃度不純物拡散領域２３よりは深く
なっている。また、不純物拡散領域７の不純物濃度は、
１×１０14ｃｍ-3〜１×１０20ｃｍ-3であり、不純物濃
度が１×１０20ｃｍ-3程度の前記高濃度不純物拡散領域
２３より薄くなっている。この高濃度不純物拡散領域２
３は、不純物濃度及び基板表面からの深さともにＭＯＳ
トランジスタのソース／ドレイン領域１７と同じであ
る。不純物拡散領域７がＭＯＳキャパシタのバイアス依
存性制御手段として用いられるように、不純物拡散領域
７の不純物濃度（表面濃度）の変化によってＭＯＳキャ
パシタのＣ−Ｖ曲線は変化する。図４は、ＭＯＳキャパ
シタＣ−Ｖ特性の前記表面濃度依存性を示す特性図であ
る。縦軸に容量比Ｃ／Ｃoxを表し、横軸にゲートバイア
ス（Ｖ）を表わす。Ｃは、空乏層容量とゲート容量とを
直列に接続した時の値であり、Ｃoxは、ゲート容量、即
ちゲート酸化膜の有する容量である。図によると、バイ
アス依存性制御手段に用いられる不純物拡散領域の表面
濃度が薄くなるとＭＯＳキャパシタのＣ−Ｖ特性が悪化
することが分かる。すなわち、表面濃度が薄いと空乏層
が厚くなり、キャパシタ容量が小さくなるからである。
したがって上記不純物拡散領域の不純物濃度は、できる
限り濃くしたほうが良い。この不純物濃度は、１×１０
14ｃｍ-3から１×１０20ｃｍ-3の範囲にあることが好ま
しい。
が０．２μｍ程度あり、基板表面からの深さが０．１〜
０．２μｍ程度の高濃度不純物拡散領域２３よりは深く
なっている。また、不純物拡散領域７の不純物濃度は、
１×１０14ｃｍ-3〜１×１０20ｃｍ-3であり、不純物濃
度が１×１０20ｃｍ-3程度の前記高濃度不純物拡散領域
２３より薄くなっている。この高濃度不純物拡散領域２
３は、不純物濃度及び基板表面からの深さともにＭＯＳ
トランジスタのソース／ドレイン領域１７と同じであ
る。不純物拡散領域７がＭＯＳキャパシタのバイアス依
存性制御手段として用いられるように、不純物拡散領域
７の不純物濃度（表面濃度）の変化によってＭＯＳキャ
パシタのＣ−Ｖ曲線は変化する。図４は、ＭＯＳキャパ
シタＣ−Ｖ特性の前記表面濃度依存性を示す特性図であ
る。縦軸に容量比Ｃ／Ｃoxを表し、横軸にゲートバイア
ス（Ｖ）を表わす。Ｃは、空乏層容量とゲート容量とを
直列に接続した時の値であり、Ｃoxは、ゲート容量、即
ちゲート酸化膜の有する容量である。図によると、バイ
アス依存性制御手段に用いられる不純物拡散領域の表面
濃度が薄くなるとＭＯＳキャパシタのＣ−Ｖ特性が悪化
することが分かる。すなわち、表面濃度が薄いと空乏層
が厚くなり、キャパシタ容量が小さくなるからである。
したがって上記不純物拡散領域の不純物濃度は、できる
限り濃くしたほうが良い。この不純物濃度は、１×１０
14ｃｍ-3から１×１０20ｃｍ-3の範囲にあることが好ま
しい。
【００１６】半導体基板２０上には、例えば、ＢＰＳＧ
膜１８がＭＯＳキャパシタ及びＭＯＳトランジスタを保
護するように被覆されている。このＢＰＳＧ膜１８は、
表面を、例えば、ＣＭＰ法により平坦化されている。こ
の平坦化された表面上に、アルミニウムなどの金属配線
２２が形成されている。この半導体基板は、さらにパッ
シベーッション膜などを施して半導体チップを完成させ
る。まず、Ｐ型シリコン半導体基板２０表面領域に厚さ
６００ｎｍのフィールド酸化膜２を形成し、その後熱酸
化法などによりダミーゲート酸化膜３を形成する。ま
た、選択的にＮウエル１を形成する。素子分離領域のフ
ィールド酸化膜２に囲まれたＮウエル１にＭＯＳトラン
ジスタ形成領域（第１の素子領域）及びＭＯＳキャパシ
タ形成領域（第２の素子領域）が設けられている（図５
（ａ））。次に、ＭＯＳキャパシタ形成領域をフォトレ
ジスト４でマスクし、ＭＯＳトランジスタ形成領域にＰ
型ＭＯＳトランジスタを形成する場合はＰ（リン）を加
速電圧ダブルチャージの１４０ＫｅＶでドーズ量１．８
×１０13ｃｍ-2のイオン注入をし、Ａｓ（ヒソ）を加速
電圧ダブルチャージの１５０ＫｅＶでドーズ量１×１０
13ｃｍ-2のイオン注入をし、Ｂ（ボロン）を加速電圧４
０ＫｅＶでドーズ量１×１０12ｃｍ-2のイオン注入を
し、表面濃度２×１０17ｃｍ-3のチャネルイオン注入層
５を形成する。この発明の実施の形態とは異なりＮ型Ｍ
ＯＳトランジスタを形成する場合にも同様の方法でチャ
ネルイオン注入層を形成する（図５（ｂ））。
膜１８がＭＯＳキャパシタ及びＭＯＳトランジスタを保
護するように被覆されている。このＢＰＳＧ膜１８は、
表面を、例えば、ＣＭＰ法により平坦化されている。こ
の平坦化された表面上に、アルミニウムなどの金属配線
２２が形成されている。この半導体基板は、さらにパッ
シベーッション膜などを施して半導体チップを完成させ
る。まず、Ｐ型シリコン半導体基板２０表面領域に厚さ
６００ｎｍのフィールド酸化膜２を形成し、その後熱酸
化法などによりダミーゲート酸化膜３を形成する。ま
た、選択的にＮウエル１を形成する。素子分離領域のフ
ィールド酸化膜２に囲まれたＮウエル１にＭＯＳトラン
ジスタ形成領域（第１の素子領域）及びＭＯＳキャパシ
タ形成領域（第２の素子領域）が設けられている（図５
（ａ））。次に、ＭＯＳキャパシタ形成領域をフォトレ
ジスト４でマスクし、ＭＯＳトランジスタ形成領域にＰ
型ＭＯＳトランジスタを形成する場合はＰ（リン）を加
速電圧ダブルチャージの１４０ＫｅＶでドーズ量１．８
×１０13ｃｍ-2のイオン注入をし、Ａｓ（ヒソ）を加速
電圧ダブルチャージの１５０ＫｅＶでドーズ量１×１０
13ｃｍ-2のイオン注入をし、Ｂ（ボロン）を加速電圧４
０ＫｅＶでドーズ量１×１０12ｃｍ-2のイオン注入を
し、表面濃度２×１０17ｃｍ-3のチャネルイオン注入層
５を形成する。この発明の実施の形態とは異なりＮ型Ｍ
ＯＳトランジスタを形成する場合にも同様の方法でチャ
ネルイオン注入層を形成する（図５（ｂ））。
【００１７】次に、フォトレジスト４を半導体基板２０
より除去してからＭＯＳトランジスタ形成領域をフォト
レジスト６でマスクし、ＭＯＳキャパシタ形成領域にＢ
（ボロン）を加速電圧３５ＫｅＶでドーズ量６５×１０
12ｃｍ-2のイオン注入をして、表面濃度２×１０18ｃｍ
-3のＰ型不純物拡散領域７を形成する。この場合、Ｐ型
ＭＯＳキャパシタが形成される。このＰ型不純物拡散領
域７は、バイアス依存性制御手段として用いられるとと
もにキャパシタ電極としても用いられる。Ｐ型ＭＯＳキ
ャパシタに限らず、Ｎ型ＭＯＳキャパシタの場合も同様
の工程で電極用不純物層を形成する（図６（ａ））。次
に、フォトレジスト６を除去してから、ダミーゲート酸
化膜３を剥離する。その後７５０℃で熱酸化を行い、半
導体基板２０の上に厚さ９ｎｍのゲート酸化膜８を形成
する。そして、このゲート酸化膜８の上に厚さ１５０ｎ
ｍの第１のポリシリコン膜９を堆積する（図６
（ｂ））。次に、ＭＯＳトランジスタ形成領域をフォト
レジスト１０でマスクし、ＭＯＳトランジスタ領域のゲ
ート電極形成領域以外の第１のポリシリコン膜９とゲー
ト酸化膜８をエッチング除去する（図７（ａ））。
より除去してからＭＯＳトランジスタ形成領域をフォト
レジスト６でマスクし、ＭＯＳキャパシタ形成領域にＢ
（ボロン）を加速電圧３５ＫｅＶでドーズ量６５×１０
12ｃｍ-2のイオン注入をして、表面濃度２×１０18ｃｍ
-3のＰ型不純物拡散領域７を形成する。この場合、Ｐ型
ＭＯＳキャパシタが形成される。このＰ型不純物拡散領
域７は、バイアス依存性制御手段として用いられるとと
もにキャパシタ電極としても用いられる。Ｐ型ＭＯＳキ
ャパシタに限らず、Ｎ型ＭＯＳキャパシタの場合も同様
の工程で電極用不純物層を形成する（図６（ａ））。次
に、フォトレジスト６を除去してから、ダミーゲート酸
化膜３を剥離する。その後７５０℃で熱酸化を行い、半
導体基板２０の上に厚さ９ｎｍのゲート酸化膜８を形成
する。そして、このゲート酸化膜８の上に厚さ１５０ｎ
ｍの第１のポリシリコン膜９を堆積する（図６
（ｂ））。次に、ＭＯＳトランジスタ形成領域をフォト
レジスト１０でマスクし、ＭＯＳトランジスタ領域のゲ
ート電極形成領域以外の第１のポリシリコン膜９とゲー
ト酸化膜８をエッチング除去する（図７（ａ））。
【００１８】次に、フォトレジスト１０を除去してから
半導体基板２０を８００℃で熱処理してＭＯＳキャパシ
タ形成領域に厚さ３５ｎｍのＭＯＳキャパシタの誘電体
膜であるシリコン酸化膜１１を形成する。このとき第１
のポリシリコン膜９の表面も酸化されている。その後厚
さ１５０ｎｍの第２のポリシリコン膜１２をシリコン酸
化膜１１及び第１のポリシリコン膜９の上に堆積させる
（図７（ｂ））。次に、フォトレジスト１３をマスクに
してＭＯＳキャパシタ形成領域以外の第２のポリシリコ
ン膜１２をエッチング除去する（図８（ａ））。次に、
第１のポリシリコン９上に形成された酸化膜を除去し、
第３のポリシリコン膜１４を第１及び第２のポリシリコ
ン膜９、１２の上に堆積させる。その後第３のポリシリ
コン膜１４中に不純物を拡散する（図８（ｂ））。そし
て、第３のポリシリコン膜１４の上にタングステンシリ
サイド膜１５を堆積する（図９（ａ））。次に、タング
ステンシリサイド膜１５の上にパターニングされたフォ
トレジスト１６を形成し、これをマスクとしてＭＯＳト
ランジスタのゲート電極とＭＯＳキャパシターの電極と
を一度にパターニングする。ゲート電極は、第１のポリ
シリコン膜９、第３のポリシリコン膜１４及びタングス
テンシリサイド膜１５からなり、キャパシタ電極は、第
２のポリシリコン膜１２、第３のポリシリコン膜１４及
びタングステンシリサイド膜１５からなる（図９
（ｂ））。
半導体基板２０を８００℃で熱処理してＭＯＳキャパシ
タ形成領域に厚さ３５ｎｍのＭＯＳキャパシタの誘電体
膜であるシリコン酸化膜１１を形成する。このとき第１
のポリシリコン膜９の表面も酸化されている。その後厚
さ１５０ｎｍの第２のポリシリコン膜１２をシリコン酸
化膜１１及び第１のポリシリコン膜９の上に堆積させる
（図７（ｂ））。次に、フォトレジスト１３をマスクに
してＭＯＳキャパシタ形成領域以外の第２のポリシリコ
ン膜１２をエッチング除去する（図８（ａ））。次に、
第１のポリシリコン９上に形成された酸化膜を除去し、
第３のポリシリコン膜１４を第１及び第２のポリシリコ
ン膜９、１２の上に堆積させる。その後第３のポリシリ
コン膜１４中に不純物を拡散する（図８（ｂ））。そし
て、第３のポリシリコン膜１４の上にタングステンシリ
サイド膜１５を堆積する（図９（ａ））。次に、タング
ステンシリサイド膜１５の上にパターニングされたフォ
トレジスト１６を形成し、これをマスクとしてＭＯＳト
ランジスタのゲート電極とＭＯＳキャパシターの電極と
を一度にパターニングする。ゲート電極は、第１のポリ
シリコン膜９、第３のポリシリコン膜１４及びタングス
テンシリサイド膜１５からなり、キャパシタ電極は、第
２のポリシリコン膜１２、第３のポリシリコン膜１４及
びタングステンシリサイド膜１５からなる（図９
（ｂ））。
【００１９】次に、ＭＯＳトランジスタ形成領域にＰ型
ソース／ドレイン領域１７、ＭＯＳキャパシタ形成領域
に前記ソース／ドレイン領域と同じ表面濃度の外部端子
をオーミックに接続する高濃度のＰ型コンタクト領域２
３をそれぞれ形成する。そして、ＭＯＳキャパシタ形成
領域にＭＯＳキャパシタ、ＭＯＳトランジスタ形成領域
にＭＯＳトランジスタをそれぞれ形成する。その後、層
間絶縁膜としてＢＰＳＧ膜１８をＭＯＳキャパシタ及び
ＭＯＳトランジスタの上に堆積させる（図１０
（ａ））。次に、このＢＰＳＧ膜１８を良く知られてい
るＣＭＰ技術を用いて平坦化をする。そして、この平坦
化された表面にアルミニウムなどの金属配線２２を形成
する（図１０（ｂ））。その後半導体基板２０の表面に
パッシベーション膜などを施して半導体チップを形成す
る。
ソース／ドレイン領域１７、ＭＯＳキャパシタ形成領域
に前記ソース／ドレイン領域と同じ表面濃度の外部端子
をオーミックに接続する高濃度のＰ型コンタクト領域２
３をそれぞれ形成する。そして、ＭＯＳキャパシタ形成
領域にＭＯＳキャパシタ、ＭＯＳトランジスタ形成領域
にＭＯＳトランジスタをそれぞれ形成する。その後、層
間絶縁膜としてＢＰＳＧ膜１８をＭＯＳキャパシタ及び
ＭＯＳトランジスタの上に堆積させる（図１０
（ａ））。次に、このＢＰＳＧ膜１８を良く知られてい
るＣＭＰ技術を用いて平坦化をする。そして、この平坦
化された表面にアルミニウムなどの金属配線２２を形成
する（図１０（ｂ））。その後半導体基板２０の表面に
パッシベーション膜などを施して半導体チップを形成す
る。
【００２０】図１１は、本発明の半導体集積回路装置を
搭載したＡ／Ｄコンバータ混載チップの模式平面図であ
る。この混載チップのコンバータ（Ａ／Ｄ（８ｂｉ
ｔ））に図１のＭＯＳキャパシタ及びＭＯＳトランジス
タが形成されている。すなわち、図１２に示されたＡ／
Ｄ変換回路は、前記コンバータの詳細な回路であり、そ
の比較器は、図１３に示されている。この図１３に示さ
れているＰ型ＭＯＳトランジスタ及びＭＯＳキャパシタ
が図１のトランジスタ及びキャパシタである。前記Ａ／
Ｄ変換回路は、抵抗分圧回路により、フルスケール電圧
（ＶH −ＶL ＝ＶFS）を２-8ＶFSの刻みで分圧し、各分
圧電圧を２５５個の比較器の比較基準とする。一方、比
較器の他方の入力端子にアナログ入力信号ＶI を印加す
ると、ＶI 以下の比較基準電位を持つ比較器の出力は、
すべて“１”、逆側はすべて“０”となる。この“０”
出力群と“１”出力群の境界を次段のゲート回路により
求め、さらに後段のエンコーダにより２進化出力を得て
いる。
搭載したＡ／Ｄコンバータ混載チップの模式平面図であ
る。この混載チップのコンバータ（Ａ／Ｄ（８ｂｉ
ｔ））に図１のＭＯＳキャパシタ及びＭＯＳトランジス
タが形成されている。すなわち、図１２に示されたＡ／
Ｄ変換回路は、前記コンバータの詳細な回路であり、そ
の比較器は、図１３に示されている。この図１３に示さ
れているＰ型ＭＯＳトランジスタ及びＭＯＳキャパシタ
が図１のトランジスタ及びキャパシタである。前記Ａ／
Ｄ変換回路は、抵抗分圧回路により、フルスケール電圧
（ＶH −ＶL ＝ＶFS）を２-8ＶFSの刻みで分圧し、各分
圧電圧を２５５個の比較器の比較基準とする。一方、比
較器の他方の入力端子にアナログ入力信号ＶI を印加す
ると、ＶI 以下の比較基準電位を持つ比較器の出力は、
すべて“１”、逆側はすべて“０”となる。この“０”
出力群と“１”出力群の境界を次段のゲート回路により
求め、さらに後段のエンコーダにより２進化出力を得て
いる。
【００２１】このＡ／Ｄ変換回路の重要な要素は、比較
器であり、図１３は、ＭＯＳ技術を用いた回路である。
図１のＡ−Ａ′線に沿う部分のＭＯＳキャパシタとＭＯ
Ｓトランジスタが図１３のキャパシタＣ及びＭＯＳトラ
ンジスタＴｒ４である。クロックφの半サイクルの間Ｃ
ＭＯＳスイッチＴｒ１、Ｔｒ２をオン状態にすることに
より、比較増幅器は、線形領域になり、出力レベルは
“０”になる。同時にキャパシタＣには基準電圧が充電
される。次の半サイクルでスイッチＴｒ１、Ｔｒ２はオ
フし、Ｔｒ３がオンになる。比較増幅器は、負帰還ルー
トがなくなるので電圧利得が上がる。キャパシタには入
力電圧が印加されるので、ＶI ≧Ｖref なら入力端子か
ら増幅器のゲート部に電荷が注入され、増幅器のゲート
電位が増大し、増幅器の出力は“０”のまま保持され
る。ＶI ＜Ｖref なら増幅器の出力は“１”となる。
器であり、図１３は、ＭＯＳ技術を用いた回路である。
図１のＡ−Ａ′線に沿う部分のＭＯＳキャパシタとＭＯ
Ｓトランジスタが図１３のキャパシタＣ及びＭＯＳトラ
ンジスタＴｒ４である。クロックφの半サイクルの間Ｃ
ＭＯＳスイッチＴｒ１、Ｔｒ２をオン状態にすることに
より、比較増幅器は、線形領域になり、出力レベルは
“０”になる。同時にキャパシタＣには基準電圧が充電
される。次の半サイクルでスイッチＴｒ１、Ｔｒ２はオ
フし、Ｔｒ３がオンになる。比較増幅器は、負帰還ルー
トがなくなるので電圧利得が上がる。キャパシタには入
力電圧が印加されるので、ＶI ≧Ｖref なら入力端子か
ら増幅器のゲート部に電荷が注入され、増幅器のゲート
電位が増大し、増幅器の出力は“０”のまま保持され
る。ＶI ＜Ｖref なら増幅器の出力は“１”となる。
【００２２】次に、図１４乃至図１８を参照して第３の
実施例を説明する。図は、いずれも半導体集積回路装置
の製造工程断面図である。まず、Ｐ型シリコン半導体基
板２０表面領域に厚さ６００ｎｍのフィールド酸化膜２
を形成し、その後熱酸化法等によりダミーゲート酸化膜
３を形成する。また、選択的にＮウェル１を形成する。
素子分離領域のフィールド酸化膜２に囲まれたＮウェル
１にトランジスタ形成領域（第１の素子領域）及びＭＯ
Ｓキャパシタ形成領域（第２の素子領域）が設けられて
いる。次に、ＭＯＳキャバシタ形成領域をフォトレジス
ト４でマスクし、ＭＯＳトランジスタ形成領域にＰ型Ｍ
ＯＳトランジスタを形成する場合はＰ（リン）を加速電
圧ダブルチャージの１４０ｋｅＶでドーズ量１．８×１
０13ｃｍ-2のイオンを注入し、Ａｓ（批素）を加速電圧
ダブルチャージの１５０ｋｅＶでドーズ量１．２×１０
13ｃｍ-2のイオン注入をし、Ｂ（ボロン）を加速電圧２
５ｋｅＶでドーズ量５．２×１０12ｃｍ-2のイオン注入
をし、表面濃度２×１０17ｃｍ-3のチャンネルイオン注
入層５を形成する。この発明の実施の形態とは異なりＮ
型ＭＯＳトランジスタを形成する場合にも同様の方法で
チャンネルイオン注入層を形成する。以上の工程は、同
じ内容なので図５で説明する。そして、図１４乃至図１
８は、以下の工程を説明するものであるが、Ｎウエルの
記載は省略している。
実施例を説明する。図は、いずれも半導体集積回路装置
の製造工程断面図である。まず、Ｐ型シリコン半導体基
板２０表面領域に厚さ６００ｎｍのフィールド酸化膜２
を形成し、その後熱酸化法等によりダミーゲート酸化膜
３を形成する。また、選択的にＮウェル１を形成する。
素子分離領域のフィールド酸化膜２に囲まれたＮウェル
１にトランジスタ形成領域（第１の素子領域）及びＭＯ
Ｓキャパシタ形成領域（第２の素子領域）が設けられて
いる。次に、ＭＯＳキャバシタ形成領域をフォトレジス
ト４でマスクし、ＭＯＳトランジスタ形成領域にＰ型Ｍ
ＯＳトランジスタを形成する場合はＰ（リン）を加速電
圧ダブルチャージの１４０ｋｅＶでドーズ量１．８×１
０13ｃｍ-2のイオンを注入し、Ａｓ（批素）を加速電圧
ダブルチャージの１５０ｋｅＶでドーズ量１．２×１０
13ｃｍ-2のイオン注入をし、Ｂ（ボロン）を加速電圧２
５ｋｅＶでドーズ量５．２×１０12ｃｍ-2のイオン注入
をし、表面濃度２×１０17ｃｍ-3のチャンネルイオン注
入層５を形成する。この発明の実施の形態とは異なりＮ
型ＭＯＳトランジスタを形成する場合にも同様の方法で
チャンネルイオン注入層を形成する。以上の工程は、同
じ内容なので図５で説明する。そして、図１４乃至図１
８は、以下の工程を説明するものであるが、Ｎウエルの
記載は省略している。
【００２３】次に、フォトレジスト４を半導体基板２０
より除去してからＭＯＳトランジスタ形成領域をフォト
レジスト６でマスクし、ＭＯＳキャパシタ形成領域にＢ
（ボロン）加速電圧３５ｋｅＶでドーズ量６５×１０12
ｃｍ-2のイオン注入をして、表面温度２×１０18ｃｍ-3
のＰ型不純物拡散領域７を形成する。この場合Ｐ型ＭＯ
Ｓキャパシタが形成される。このＰ型不純物拡散領域７
は、バイアス依存性制御手段として用いられるとともに
キャパシタの電極としても用いられる。Ｐ型ＭＯＳキャ
パシタに限らず、Ｎ型ＭＯＳキャパシタの場合も同様の
工程で電極用不純物層を形成する（図１４（ａ））。次
に、フォトレジスト６を除去してから、ダミーゲート酸
化膜３を剥離する。その後半導体基板２０を８００℃で
熱処理して厚さ３５ｎｍのＭＯＳキャパシタの誘電体膜
であるシリコン酸化膜を１１を形成する（図１４
（ｂ））。次に、ＭＯＳキャパシタ領域をフォトレジス
ト１３でマスクし、ＭＯＳキャパシタ領域以外のシリコ
ン酸化膜１１をエッチング除去する（図１５（ａ））。
次に、フォトレジスト１３を除去してから７５０℃の熱
酸化を行い、半導体基板上２０の上に厚さ９ｎｍのゲー
ト酸化膜８を形成する（図１５（ｂ））。
より除去してからＭＯＳトランジスタ形成領域をフォト
レジスト６でマスクし、ＭＯＳキャパシタ形成領域にＢ
（ボロン）加速電圧３５ｋｅＶでドーズ量６５×１０12
ｃｍ-2のイオン注入をして、表面温度２×１０18ｃｍ-3
のＰ型不純物拡散領域７を形成する。この場合Ｐ型ＭＯ
Ｓキャパシタが形成される。このＰ型不純物拡散領域７
は、バイアス依存性制御手段として用いられるとともに
キャパシタの電極としても用いられる。Ｐ型ＭＯＳキャ
パシタに限らず、Ｎ型ＭＯＳキャパシタの場合も同様の
工程で電極用不純物層を形成する（図１４（ａ））。次
に、フォトレジスト６を除去してから、ダミーゲート酸
化膜３を剥離する。その後半導体基板２０を８００℃で
熱処理して厚さ３５ｎｍのＭＯＳキャパシタの誘電体膜
であるシリコン酸化膜を１１を形成する（図１４
（ｂ））。次に、ＭＯＳキャパシタ領域をフォトレジス
ト１３でマスクし、ＭＯＳキャパシタ領域以外のシリコ
ン酸化膜１１をエッチング除去する（図１５（ａ））。
次に、フォトレジスト１３を除去してから７５０℃の熱
酸化を行い、半導体基板上２０の上に厚さ９ｎｍのゲー
ト酸化膜８を形成する（図１５（ｂ））。
【００２４】次に、ＭＯＳキャパシタ誘電体となるシリ
コン酸化膜１１及びＭＯＳトランジスタのゲート酸化膜
８の上に厚さ２００ｎｍのポリシリコン膜１２を堆積さ
せる。その後ポリシリコン膜１２中に不純物を拡散する
（図１６（ａ））。次に、ポリシリコン膜１２の上にタ
ングステンシリサイド膜１５を堆積する（図１６
（ｂ））。次に、タングステンシリサイド膜１５の上に
パターンニングされたフォトレジスト１６を形成し、こ
れをマスクとしてＭＯＳトランジスタのゲート電極とＭ
ＯＳキャパシタの電極とを一度にパターニングする（図
１７（ａ））。次に、ＭＯＳトランジスタ形成領域にソ
ース／ドレイン領域１７、ＭＯＳキャパシタ形成領域に
前記ソース／ドレイン領域と同じ表面濃度の外部端子を
オーミックに接続する高濃度のＰ型コンタクト領域２３
を形成する。そして、ＭＯＳキャパシタ形成領域にＭＯ
Ｓキャパシタ、ＭＯＳトランジスタ形成領域にＭＯＳト
ランジスタをそれぞれ形成する。その後、層間絶縁膜と
してＢＰＳＧ膜１８をＭＯＳキャパシタ及びＭＯＳトラ
ンジスタの上に堆積させる（図１７（ｂ））。
コン酸化膜１１及びＭＯＳトランジスタのゲート酸化膜
８の上に厚さ２００ｎｍのポリシリコン膜１２を堆積さ
せる。その後ポリシリコン膜１２中に不純物を拡散する
（図１６（ａ））。次に、ポリシリコン膜１２の上にタ
ングステンシリサイド膜１５を堆積する（図１６
（ｂ））。次に、タングステンシリサイド膜１５の上に
パターンニングされたフォトレジスト１６を形成し、こ
れをマスクとしてＭＯＳトランジスタのゲート電極とＭ
ＯＳキャパシタの電極とを一度にパターニングする（図
１７（ａ））。次に、ＭＯＳトランジスタ形成領域にソ
ース／ドレイン領域１７、ＭＯＳキャパシタ形成領域に
前記ソース／ドレイン領域と同じ表面濃度の外部端子を
オーミックに接続する高濃度のＰ型コンタクト領域２３
を形成する。そして、ＭＯＳキャパシタ形成領域にＭＯ
Ｓキャパシタ、ＭＯＳトランジスタ形成領域にＭＯＳト
ランジスタをそれぞれ形成する。その後、層間絶縁膜と
してＢＰＳＧ膜１８をＭＯＳキャパシタ及びＭＯＳトラ
ンジスタの上に堆積させる（図１７（ｂ））。
【００２５】次に、このＢＰＳＧ膜１８を良く知られて
いるＣＭＰ技術を用いて平坦化する。そして、この平坦
化された表面にアルミニウム等の金属配線２２を形成す
る（図１８）。その後半導体基板２０の表面にパッシベ
ーション膜などを施して半導体チップを形成する。以上
の構成により、例えば、ゲート酸化膜厚が９ｎｍである
ときには、同一の酸化膜厚を用いたキャパシターでは最
小で５００００ｐｐｍ／Ｖの電圧係数しか実現できない
が、本発明のように３５ｎｍのキャパシターを同時に形
成することにより、最小で７００ｐｐｍ／Ｖの電圧係数
を有するキャパシターを同一基板上に形成することが可
能となる。電圧係数は、任意の電圧でのＣ−Ｖ曲線の傾
きを（ｄＣ／ｄＶ）とし任意の電圧での容量をＣとした
ときに、（（ｄＣ／ｄＶ）／Ｃ）×１Ｅ６［ｐｐｍ／
Ｖ］で表わされる。
いるＣＭＰ技術を用いて平坦化する。そして、この平坦
化された表面にアルミニウム等の金属配線２２を形成す
る（図１８）。その後半導体基板２０の表面にパッシベ
ーション膜などを施して半導体チップを形成する。以上
の構成により、例えば、ゲート酸化膜厚が９ｎｍである
ときには、同一の酸化膜厚を用いたキャパシターでは最
小で５００００ｐｐｍ／Ｖの電圧係数しか実現できない
が、本発明のように３５ｎｍのキャパシターを同時に形
成することにより、最小で７００ｐｐｍ／Ｖの電圧係数
を有するキャパシターを同一基板上に形成することが可
能となる。電圧係数は、任意の電圧でのＣ−Ｖ曲線の傾
きを（ｄＣ／ｄＶ）とし任意の電圧での容量をＣとした
ときに、（（ｄＣ／ｄＶ）／Ｃ）×１Ｅ６［ｐｐｍ／
Ｖ］で表わされる。
【００２６】
【発明の効果】本発明により、ＬＳＩが微細化するにつ
れて、ショートチャネル効果を抑えかつ駆動能力を高め
るために薄くなっていくＭＯＳトランジスタのゲート酸
化膜とは別にＭＯＳキャパシター用の絶縁膜を形成する
ことにより、ＭＯＳトランジスタの性能を維持したまま
電圧係数の小さい高精度なＭＯＳキャパシターを達成で
き、かつ、段差構造が同一であるためＣＭＰ工程後もキ
ャパシター上面の絶縁膜を確保することができる。
れて、ショートチャネル効果を抑えかつ駆動能力を高め
るために薄くなっていくＭＯＳトランジスタのゲート酸
化膜とは別にＭＯＳキャパシター用の絶縁膜を形成する
ことにより、ＭＯＳトランジスタの性能を維持したまま
電圧係数の小さい高精度なＭＯＳキャパシターを達成で
き、かつ、段差構造が同一であるためＣＭＰ工程後もキ
ャパシター上面の絶縁膜を確保することができる。
【図１】本発明のＭＯＳトランジスタと同一半導体基板
上に形成されたアナログ回路用ＭＯＳキャパシタのチッ
プ平面図。
上に形成されたアナログ回路用ＭＯＳキャパシタのチッ
プ平面図。
【図２】図１のＡ−Ａ′線に沿う部分のチップ断面図。
【図３】ゲート酸化膜の膜厚依存性を示すキャパシタの
Ｃ−Ｖ特性を表す特性図。
Ｃ−Ｖ特性を表す特性図。
【図４】表面濃度依存性を示すキャパシタのＣ−Ｖ特性
を表す特性図。
を表す特性図。
【図５】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図６】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図７】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図８】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図９】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１０】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１１】本発明に示された半導体集積回路装置が形成
された半導体チップの平面図。
された半導体チップの平面図。
【図１２】図１１に示された半導体集積装置のコンバー
タ（Ａ／Ｄ(8bit)）の回路図。
タ（Ａ／Ｄ(8bit)）の回路図。
【図１３】図１２に示されたコンバータの比較器の回路
図。
図。
【図１４】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１５】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１６】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１７】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１８】本発明の半導体集積回路装置の製造工程断面
図。
図。
【図１９】従来の半導体集積回路装置の断面図。
１・・・Ｎウエル、 ２・・・フィールド酸化膜、３
・・・ダミーゲート酸化膜、４、６、１０、１３、１６
・・・フォトレジスト、５・・・チャネルイオン注入領
域、７・・・不純物拡散領域（バイアス依存性制御手
段）、８・・・ゲート酸化膜、 ９、１２、１４・・
・ポリシリコン膜、１１・・・誘電体膜（シリコン酸化
膜）、１５・・・タングステンシリサイド膜、 １７・
・・ソース／ドレイン領域、１８・・・ＢＰＳＧ膜、
１９・・・第１の電極、２０・・・半導体基板、
２１・・・シリコン酸化膜、２２・・・金属配線、
２３・・・コンタクト領域。
・・・ダミーゲート酸化膜、４、６、１０、１３、１６
・・・フォトレジスト、５・・・チャネルイオン注入領
域、７・・・不純物拡散領域（バイアス依存性制御手
段）、８・・・ゲート酸化膜、 ９、１２、１４・・
・ポリシリコン膜、１１・・・誘電体膜（シリコン酸化
膜）、１５・・・タングステンシリサイド膜、 １７・
・・ソース／ドレイン領域、１８・・・ＢＰＳＧ膜、
１９・・・第１の電極、２０・・・半導体基板、
２１・・・シリコン酸化膜、２２・・・金属配線、
２３・・・コンタクト領域。
Claims (15)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、第１のシリコン酸化膜をゲ
ート絶縁膜とするＭＯＳ型電界効果トランジスタと、 前記半導体基板に形成され、第２のシリコン酸化膜を誘
電体膜、前記半導体基板からなる第１の電極及びこの第
２のシリコン酸化膜上に形成された第２の電極を有する
キャパシタとを備え、 前記第２のシリコン酸化膜は、前記第１のシリコン酸化
膜より厚いことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１のシリコン酸化膜の膜厚は、２
〜１５ｎｍであり、前記第２のシリコン酸化膜の膜厚
は、１０〜４５ｎｍであることを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項３】 半導体基板と、 前記半導体基板に形成され、第１のシリコン酸化膜をゲ
ート絶縁膜とするＭＯＳ型電界効果トランジスタと、 前記半導体基板に形成され、第２のシリコン酸化膜を誘
電体膜、前記半導体基板からなる第１の電極及びこの第
２のシリコン酸化膜上に形成された第２の電極を有する
キャパシタとを備え、 前記第２のシリコン酸化膜は、前記キャパシタ容量の電
圧依存性を小さくするような膜厚を有しており、かつこ
の膜厚は、前記第１のシリコン酸化膜の膜厚より厚いこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 前記キャパシタは、素子分離領域によっ
て前記ＭＯＳ型電界効果トランジスタとは隔てられてい
ることを特徴とする請求項１乃至請求項３のいずれかに
記載の半導体集積回路装置。 - 【請求項５】 前記第２のシリコン酸化膜の直下の前記
半導体基板もしくはこの半導体基板に形成されたウエル
領域にバイアス依存性制御手段を設けたことを特徴とす
る請求項１乃至請求項４のいずれかに記載の半導体集積
回路装置。 - 【請求項６】 前記バイアス依存性制御手段は、前記半
導体基板もしくはこの半導体基板に形成されたウエル領
域とは反対導電型の高濃度不純物拡散領域からなること
を特徴とする請求項５に記載の半導体集積回路装置。 - 【請求項７】 前記高濃度不純物拡散領域の不純物濃度
は、１×１０14ｃｍ-3から１×１０20ｃｍ-3の範囲にあ
ることを特徴とする請求項６に記載の半導体集積回路装
置。 - 【請求項８】 前記キャパシタには端子と接続する高濃
度コンタクト領域が前記半導体基板もしくはこの半導体
基板に形成されたウエル領域に形成されていることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項９】 前記高濃度コンタクト領域の不純物濃度
は、１×１０20ｃｍ-3以上であることを特徴とする請求
項８に記載の半導体集積回路装置。 - 【請求項１０】 前記高濃度コンタクト領域の基板表面
からの深さは、前記高濃度不純物拡散領域の前記半導体
基板表面からの深さより浅いことを特徴とする請求項８
又は請求項９に記載の半導体集積回路装置。 - 【請求項１１】 前記高濃度コンタクト領域の不純物濃
度は、前記高濃度不純物拡散領域の不純物濃度より濃い
ことを特徴とする請求項１０に記載の半導体集積回路装
置。 - 【請求項１２】 前記半導体基板にはアナログ回路が形
成されていることを特徴とする請求項１乃至請求項１１
のいずれかに記載の半導体集積回路装置。 - 【請求項１３】 前記アナログ回路にはＡＤコンバータ
が含まれていることを特徴とする請求項１２に記載の半
導体集積回路装置。 - 【請求項１４】 フィールド酸化膜が形成された半導体
基板表面にダミーゲート酸化膜を形成する工程と、 前記半導体基板のＭＯＳ型電界効果トランジスタを形成
する領域にチャネルイオンを注入する工程と、 前記半導体基板のキャパシタを形成する領域に不純物を
イオン注入して高濃度不純物拡散領域を形成する工程
と、 前記ダミーゲート酸化膜を剥離した後、前記半導体基板
表面にゲート酸化膜を形成する工程と、 前記半導体基板に第１のポリシリコン膜を堆積させる工
程と、 前記ＭＯＳ型電界効果トランジスタを形成する領域上に
のみ前記第１のポリシリコン膜と前記ゲート酸化膜を残
して、それ以外の領域に前記ポリシリコン膜と前記ゲー
ト酸化膜を除去する工程と、 前記半導体基板表面にキャパシタ用酸化膜を形成する工
程と、 前記半導体基板に第２のポリシリコン膜を堆積させる工
程と、 前記半導体基板のキャパシタ形成領域にのみ前記第２の
ポリシリコン膜を残し、それ以外領域に形成された前記
第２のポリシリコン膜を除去する工程と、 前記第１のポリシリコン膜上に形成された前記キャパシ
タ用酸化膜を除去する工程と、 前記半導体基板上の前記第１及び第２のポリシリコン膜
の上に第３のポリシリコン膜を堆積させる工程と、 前記第３のポリシリコン膜中に不純物を拡散する工程
と、 前記第３のポリシリコン膜上にタングステンシリサイド
膜を堆積させる工程と、 前記第１、第２及び第３のポリシリコン膜及び前記タン
グステンシリサイド膜をパターニングしてゲート電極と
キャパシタ電極とを一度に形成する工程と、 前記半導体基板表面に層間絶縁膜を堆積させてからＣＭ
Ｐ処理によりこの層間絶縁膜を平坦化する工程とを備え
たことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 フィールド酸化膜が形成された半導体
基板表面にダミーゲート酸化膜を形成する工程と、 前記半導体基板のＭＯＳ型電界効果トランジスタを形成
する領域にチャネルイオン注入をする工程と、 前記半導体基板のキャパシタを形成する領域に不純物を
イオン注入して高濃度不純物拡散領域を形成する工程
と、 ダミーゲート酸化膜を剥離した後、前記半導体基板表面
にキャパシタ用酸化膜を形成する工程と、 前記キャパシタを形成する領域にのみ酸化膜を残して、
それ以外の領域の酸化膜を除去する工程と、 前記半導体基板表面にゲート酸化膜を形成する工程と、 前記半導体基板表面に前記ゲート酸化膜を含めてポリシ
リコン膜を堆積させる工程と、 前記ポリシリコン膜中に不純物を拡散する工程と、 前記ポリシリコン膜上にタングステンシリサイド膜を堆
積させる工程と、 前記ポリシリコン膜及びタングステンシリサイド膜をパ
ターニングしてゲート電極とキャパシタ電極とを一度に
形成する工程と、 前記半導体基板表面に層間絶縁膜を堆積させてからＣＭ
Ｐ処理によりこの層間絶縁膜を平坦化する工程とを備え
たことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172955A JPH118352A (ja) | 1997-06-14 | 1997-06-14 | 半導体集積回路装置及びその製造方法 |
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| JP9172955A JPH118352A (ja) | 1997-06-14 | 1997-06-14 | 半導体集積回路装置及びその製造方法 |
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ID=15951470
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