JPH0492416A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0492416A JPH0492416A JP2208983A JP20898390A JPH0492416A JP H0492416 A JPH0492416 A JP H0492416A JP 2208983 A JP2208983 A JP 2208983A JP 20898390 A JP20898390 A JP 20898390A JP H0492416 A JPH0492416 A JP H0492416A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関するもので、特
にポリサイドゲートのＣＭＯ８トランジスタのゲート電
極の形成に関するものである［従来の技術］ 従来のＭＯＳ トランジスタのポリサイドゲート電極の
形成方法は第２図にしめずようなものであった。即ち、
シリコン基板２０１上にローコス酸化１！（素子間絶縁
）２０２とゲート酸化膜２０３を形成後、多結晶シリコ
ン２０４を堆積し、Ｎ型不純物をドープし９次に金属シ
リサイド２０５を堆積しゲート及び配線のパターン２０
６を形成していた。
にポリサイドゲートのＣＭＯ８トランジスタのゲート電
極の形成に関するものである［従来の技術］ 従来のＭＯＳ トランジスタのポリサイドゲート電極の
形成方法は第２図にしめずようなものであった。即ち、
シリコン基板２０１上にローコス酸化１！（素子間絶縁
）２０２とゲート酸化膜２０３を形成後、多結晶シリコ
ン２０４を堆積し、Ｎ型不純物をドープし９次に金属シ
リサイド２０５を堆積しゲート及び配線のパターン２０
６を形成していた。
［発明が解決しようとする課題］
しかし、従来の方法によるとポリサイドゲートによるト
ランジスタではＰチャネルもＮチャネルもゲートはＮ型
であるため、Ｐチャネルトランジスタはチャネル領域と
ゲートの仕事関数差が大きく。
ランジスタではＰチャネルもＮチャネルもゲートはＮ型
であるため、Ｐチャネルトランジスタはチャネル領域と
ゲートの仕事関数差が大きく。
チャネルにカウンタドープし、しきい値電圧を調節する
チャネル埋め込み型トランジスタとなり。
チャネル埋め込み型トランジスタとなり。
しきい値以下の電圧でのリーク電流が大きくチップ全体
の消ｇ！電流が大きくなるとか、携帯用機器などでしき
い値電圧を／４１さくしたい場合でもリークが増えるた
め、しきい値を下げられないなどの課題があった。
の消ｇ！電流が大きくなるとか、携帯用機器などでしき
い値電圧を／４１さくしたい場合でもリークが増えるた
め、しきい値を下げられないなどの課題があった。
本発明の目的は、ポリサイドゲートのＰチャネルトラン
ジスタにたいし、ゲートをＰチャネル化する手段を提供
することにより、埋め込みチャネルでなく、表面チャネ
ル化を実現させ、低電圧でも電流リークの少ない集積回
路を製造可能にさせることにある。
ジスタにたいし、ゲートをＰチャネル化する手段を提供
することにより、埋め込みチャネルでなく、表面チャネ
ル化を実現させ、低電圧でも電流リークの少ない集積回
路を製造可能にさせることにある。
［課題を解決するための手段〕
本考案によるポリサイドゲートの形成方法は、ゲートの
多結晶シリコンを形成７１． Ｐチャネルトランジス
タとなる領域の上に窒化珪素の膜を形成する。ついでＮ
型不純物を拡散する。このときＰチャネル領域はマスク
されているため拡散されない。この（糺 酸化をしてＮ
型不純物のはいった多結晶シリコンを底の一定膜厚部分
を残して酸化膜に変質させる。このときも、Ｐチャネル
領域は窒化珪素膜のためマスクされ、酸化されないこと
に注意。つぎに窒化珪素膜を除去し、Ｐ型不純物をＩＯ
Ｎ注入によりドープさせる。このとき、Ｎチャネル領域
は酸化膜のためマスクされ、Ｐ型不純物はドープされな
い。こうしてＰＮそれぞれのチャネル領域の上にＰ型Ｎ
型それぞれの不純物を含んだ多結晶シリコンが形成され
る。
多結晶シリコンを形成７１． Ｐチャネルトランジス
タとなる領域の上に窒化珪素の膜を形成する。ついでＮ
型不純物を拡散する。このときＰチャネル領域はマスク
されているため拡散されない。この（糺 酸化をしてＮ
型不純物のはいった多結晶シリコンを底の一定膜厚部分
を残して酸化膜に変質させる。このときも、Ｐチャネル
領域は窒化珪素膜のためマスクされ、酸化されないこと
に注意。つぎに窒化珪素膜を除去し、Ｐ型不純物をＩＯ
Ｎ注入によりドープさせる。このとき、Ｎチャネル領域
は酸化膜のためマスクされ、Ｐ型不純物はドープされな
い。こうしてＰＮそれぞれのチャネル領域の上にＰ型Ｎ
型それぞれの不純物を含んだ多結晶シリコンが形成され
る。
このあと、＃ｊｌ化膜を除去して多結晶シリコンを表面
に出して、金属シリサイドを形成する。このようにして
、Ｐ型Ｎ型のポリサイドが形成されることを特徴とする
。
に出して、金属シリサイドを形成する。このようにして
、Ｐ型Ｎ型のポリサイドが形成されることを特徴とする
。
［実施例コ
第１図は９本考案の実施例を示す断面図である。
シリコン基板１０１にローコス酸化８１０２゜ゲート酸
化１１１０３を形成する。ついで多結晶シリコン１０４
．窒化珪素膜を形成、このうち窒化珪素膜のみパターン
ニング１０５する。
化１１１０３を形成する。ついで多結晶シリコン１０４
．窒化珪素膜を形成、このうち窒化珪素膜のみパターン
ニング１０５する。
Ｎ型不純物（リンまたは砒素）を拡散させると。
Ｎ型ドープされた多結晶シリコン１０６ができる。
窒化珪素１０５の下はドープされない多結晶シリコン１
０７のままである。酸化をすると窒化珪素はそのままで
、Ｎ型多結晶シリコン１０６が酸化Ｉ！ｌ ０８に変質
する。この時Ｎ型多結晶シリコンの底部分の１５００−
３０００人は酸化膜にしないでのこしておく。窒化珪素
＠１０５を除去する。
０７のままである。酸化をすると窒化珪素はそのままで
、Ｎ型多結晶シリコン１０６が酸化Ｉ！ｌ ０８に変質
する。この時Ｎ型多結晶シリコンの底部分の１５００−
３０００人は酸化膜にしないでのこしておく。窒化珪素
＠１０５を除去する。
ここでＰ型不純物（ボロン、ＥＦ２）を工ＯＮ注入する
。加速電圧はこの不純物が上述の酸化Ｍ１０８を突き抜
けないようにきめる。
。加速電圧はこの不純物が上述の酸化Ｍ１０８を突き抜
けないようにきめる。
つぎに弗化水素酸の水溶液またはＣＦ４とＣＨＦ３との
混合ガスで酸化膜を選択的にエツチングする。
混合ガスで酸化膜を選択的にエツチングする。
モリブデンシリサイドまたはタングステンシリサイド１
０９をこの上に堆積する。そしてゲートのパターン１１
０を形成する。かくしてＰ型およびＮ型のポリサイドゲ
ートがえられた。
０９をこの上に堆積する。そしてゲートのパターン１１
０を形成する。かくしてＰ型およびＮ型のポリサイドゲ
ートがえられた。
この後ソース・ドレインの打ち込みをすればＰ型ポリサ
イドゲートのＰＭＯ８トランジスタ。
イドゲートのＰＭＯ８トランジスタ。
Ｎ型ポリサイドゲートのＮＭＯ８ｌ−ランジスタを形成
できる。
できる。
［発明の効果］
以上述べたように１本発明のポリサイドゲートをもつＭ
ＯＳ）ランジスタを使用すれば、Ｐチャネルトランジス
タにおいて、ゲートとチャネルの仕事関数差を従来のト
ランジスタにくらべて０． ４〜１．Ｏボルト小さくで
きるため、しきい値電圧０． ３−１． ０ボルトをう
るためには基板シリコンの不純物濃度を調整するだけで
すみ１表面チャネル型を使える。表面チャネル型ＭＯＳ
トランジスタは埋め込みチャネルトランジスタに比べて
。
ＯＳ）ランジスタを使用すれば、Ｐチャネルトランジス
タにおいて、ゲートとチャネルの仕事関数差を従来のト
ランジスタにくらべて０． ４〜１．Ｏボルト小さくで
きるため、しきい値電圧０． ３−１． ０ボルトをう
るためには基板シリコンの不純物濃度を調整するだけで
すみ１表面チャネル型を使える。表面チャネル型ＭＯＳ
トランジスタは埋め込みチャネルトランジスタに比べて
。
しきい値電圧以下でのリーク特性が優れるため。
従来より低消費電力であるとか、従来より低電圧で動作
する集積回路を実現できる効果がある。
する集積回路を実現できる効果がある。
第１図は本発明の半導体装置の製造工程の断面図第２図
は従来の半導体装置の製造工程の断面図１０８−−一酸
化膜 １０９−ｍ−金属シリサイド １１０７−−ポリサイドゲート電極 ２０１−−−シリコン基板 ２０２−−−ＬＯＣＯ３ｖｉ化膜 ２０３−−−ゲート酸化膜 ２０４−−一多結晶シリコン ２０５−−一金属シリサイド ２０６−−−ボリサイドゲート電極 以上 １０１−−−シリコン基板 １０２−−−ＬＯＣＯ３酸化膜 １０３−−一ゲート酸化膜 １０４−−一多結晶シリコン １０５−−一窒化珪素膜 １０６−−−Ｎ型不純物をドープした多結晶シリコン １０７−−−多結晶シリコン
は従来の半導体装置の製造工程の断面図１０８−−一酸
化膜 １０９−ｍ−金属シリサイド １１０７−−ポリサイドゲート電極 ２０１−−−シリコン基板 ２０２−−−ＬＯＣＯ３ｖｉ化膜 ２０３−−−ゲート酸化膜 ２０４−−一多結晶シリコン ２０５−−一金属シリサイド ２０６−−−ボリサイドゲート電極 以上 １０１−−−シリコン基板 １０２−−−ＬＯＣＯ３酸化膜 １０３−−一ゲート酸化膜 １０４−−一多結晶シリコン １０５−−一窒化珪素膜 １０６−−−Ｎ型不純物をドープした多結晶シリコン １０７−−−多結晶シリコン
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された素子形成領域（ゲート酸化
部）と、該素子間の絶縁領域（ＬＯＣＯＳ）を有する半
導体装置において （ａ）多結晶シリコンを形成すること （ｂ）拡散および酸化のマスク層を形成する（ｃ）Ｐチ
ャネルトランジスタとなる領域を除いてマスク層を除去 （ｄ）Ｐチャネルトランジスタとなる領域を除いて他結
晶シリコンにＮ型不純物をドープ （ｅ）Ｐチャネルトランジスタとなる領域を除いて多結
晶シリコンを酸化膜に変質させる。 このとき、多結晶シリコンの底部の一部分は多結晶のま
ま残す （ｆ）Ｐチャネルトランジスタとなる領域上のマスク層
を除去 （ｇ）Ｐチャネルトランジスタとなる領域にＰ型の不純
物をドープする （ｈ）Ｎチャネルトランジスタ領域上の酸化膜のみをエ
ッチングする （ｉ）多結晶シリコン上にポリサイド形成用の金属シリ
サイドを形成する （ｊ）レジストパターンを形成後、ポリサイド及び多結
晶シリコンをエッチングし、ゲート を形成する 以上の工程からなることを特徴とする半導体装置の製造
方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208983A JPH0492416A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208983A JPH0492416A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492416A true JPH0492416A (ja) | 1992-03-25 |
Family
ID=16565393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208983A Pending JPH0492416A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492416A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106428A (ja) * | 1993-09-24 | 1995-04-21 | Micron Semiconductor Inc | 半導体素子の製造中における多結晶シリコン層にｎ型およびｐ型ゲートを形成するための単一のマスク工程 |
| US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
| US6043541A (en) * | 1996-01-16 | 2000-03-28 | Micron Technology, Inc. | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
| JP2008294148A (ja) * | 2007-05-23 | 2008-12-04 | Toshiba Corp | 半導体装置の製造方法 |
| US8921914B2 (en) | 2005-07-20 | 2014-12-30 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
-
1990
- 1990-08-07 JP JP2208983A patent/JPH0492416A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106428A (ja) * | 1993-09-24 | 1995-04-21 | Micron Semiconductor Inc | 半導体素子の製造中における多結晶シリコン層にｎ型およびｐ型ゲートを形成するための単一のマスク工程 |
| US6043541A (en) * | 1996-01-16 | 2000-03-28 | Micron Technology, Inc. | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
| US6475850B2 (en) | 1996-01-16 | 2002-11-05 | Micron Technology, Inc. | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
| US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
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| JP2008294148A (ja) * | 2007-05-23 | 2008-12-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7709363B2 (en) | 2007-05-23 | 2010-05-04 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
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