JP2000299387A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JP2000299387A JP11104568A JP10456899A JP2000299387A JP 2000299387 A JP2000299387 A JP 2000299387A JP 11104568 A JP11104568 A JP 11104568A JP 10456899 A JP10456899 A JP 10456899A JP 2000299387 A JP2000299387 A JP 2000299387A
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Abstract

(57)【要約】 【課題】 ＭＯＳ型トランジスタを用いたコンパレータ
ーにおいて、オフセット電圧を低減し小さい占有面積を
実現することを目的とする。 【解決手段】 ＭＯＳ型トランジスタのチャネル領域に
不純物を導入し、負荷側のＭＯＳ型トランジスタの移動
度を差動側のＭＯＳ型トランジスタの移動度より小さく
し、負荷側のＭＯＳ型トランジスタのｇｍを差動側のト
ランジスタのｇｍより小さくしたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にＭＯＳ型トランジスタを用いたコンパレ
ーター回路に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタを用いたコ
ンパレーターは広く利用されているが、オフセット電圧
の小さいコンパレーターを得るためにはＭＯＳ型トラン
ジスタのチャネル幅及びチャネル長を大きくしたものが
知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ型トランジスタを用いたコンパレーターは、オフ
セット電圧を小さくする為にＭＯＳ型トランジスタのチ
ャネル幅、チャネル長を長くする手段を用いているた
め、コンパレーターの占有面積が大きくなってしまうと
言う問題点を有していた。
【０００４】本発明は、従来のＭ０Ｓ型トランジスタを
用いたコンパレーターでは不可能であったオフセット電
圧の小さいコンパレーターを小さな占有面積で提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は次の手段を用いた。 （１）ＭＯＳ型トランジスタで構成するコンパレーター
において、負荷側のＭＯＳ型トランジスタのｇｍを差動
側のＭＯＳ型トランジスタのｇｍより小さくした。
【０００６】（２）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタの移動度を差動側の移動度よ
り小さくした。 （３）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのチャネル領域の不純物濃度を差動側のＭ
ＯＳ型トランジスタの不純物濃度より濃くした。
【０００７】（４）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタのしきい値電圧を差動側のＭ
ＯＳ型トランジスタのしきい値電圧より高くした。 （５）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのゲ−ト酸化膜厚を差動側のＭＯＳ型トラ
ンジスタのゲ−ト酸化膜厚より厚くした。 （６）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタをＰ型トランジスタ、差動側のＭＯＳ型ト
ランジスタをＮ型トランジスタにした。
【０００８】（７）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタをＮ型トランジスタ、差動側
のＭＯＳ型トランジスタをＰ型トランジスタにした。 （８）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物をリンにした。 （９）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物を砒素にした。
【０００９】（１０）そのＭＯＳ型トランジスタのチャ
ネル領域に導入された不純物をボロンにした。 （１１）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物をＢＦ 2にした。 （１２）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物を二種類以上にした。
【００１０】（１３）そのコンパレーターにおいて、負
荷側のＭＯＳ型トランジスタのみゲ−ト電極と基板中に
形成されるソ−ス拡散およびドレイン拡散とがオ−バ−
ラップしないようにした。 （１４）第一導電型のシリコン半導体基板中に第二導電
型のウェル領域を形成し、その第二導電型のウェル中に
その負荷側のＭＯＳ型トランジスタが、その第二導電型
のウェル領域外にその差動側のＭＯＳ型トランジスタを
形成した。
【００１１】（１５）第一導電型のシリコン半導体基板
中に第二導電型のウェル領域を形成し、その第二導電型
のウェル中にその差動側のＭＯＳ型トランジスタが、そ
の第二導電型のウェル領域外にその負荷側のＭＯＳ型ト
ランジスタを形成した。 （１６） 第一導電型のシリコン半導体基板中に第二導
電型及び第三導電型のウェル領域を形成し、それぞれの
ウェル中に差動側及びの負荷側のＭＯＳ型トランジスタ
を形成した。
【００１２】（１７）半導体基板の表面に設けられたN
型半導体領域とP型半導体領域にそれぞれ負荷トランジ
スタとなるP型トランジスタと差動トランジスタとなるN
型トランジスタとを集積したCMOS半導体装置の製造方法
において、前記半導体基板の表面にゲート絶縁膜を形成
し、前記ゲート絶縁膜の上にシリコン薄膜を形成し、前
記半導体領域シリコン薄膜にN型の不純物を不純物拡散
炉により導入し、前記シリコン薄膜を選択エッチしてゲ
ート絶縁膜の上にゲート電極を形成し、前記ゲート電極
をマスクとした前記N型半導体領域表面にP型不純物をイ
オン注入することによりソース・ドレイン領域を形成
し、前記ゲート電極をマスクとして前記P型半導体領域
表面にN型不純物燐をイオン注入することによりソース
・ドレイン領域を形成し、前記ソース・ドレイン領域を
９００から１０５０℃の温度で熱処理により活性化して
形成した。
【００１３】（１８）半導体基板の表面に設けられたN
型半導体領域とP型半導体領域にそれぞれ負荷トランジ
スタとなるP型トランジスタと差動トランジスタとなるN
型トランジスタとを集積したCMOS半導体装置の製造方法
において、前記半導体基板の表面にゲート絶縁膜を形成
し、前記N型半導体領域表面に不純物をイオン注入する
ことよりチャネルドープ領域を形成し、前記P型半導体
領域表面に不純物をイオン注入することよりチャネルド
ープ領域を形成し、前記ゲート絶縁膜の上にシリコン薄
膜を形成し、前記半導体領域シリコン薄膜にN型の不純
物を不純物拡散炉により導入し、前記シリコン薄膜を選
択エッチしてゲート絶縁膜の上にゲート電極を形成し、
前記ゲート電極をマスクとした前記N型半導体領域表面
にP型不純物をイオン注入することによりソース・ドレ
イン領域を形成し、前記ゲート電極をマスクとして前記
P型半導体領域表面にN型不純物燐をイオン注入すること
によりソース・ドレイン領域を形成し、前記ソース・ド
レイン領域を９００から１０５０℃の温度で熱処理によ
り活性化して形成した。
【００１４】（１９）１つのマスクを使用してN型ウェ
ル層とP型ウェル層とを半導体基板に形成する半導体製
造方法において、N型ウェル層を形成した後にP型ウェル
層を形成した。 （２０）半導体基板上にシリコン酸化膜とシリコン窒化
巻くを順次形成し、フォトマスク処理により前記シリコ
ン窒化膜を選択的に除去して前記Nウェル層の領域を規
定し、N型不純物を前記半導体基板にイオン注入し、前
記シリコン窒化膜が除去されたNウェル領域にシリコン
酸化膜を形成し、前記シリコン窒化膜を除去してPウェ
ル層の領域を規定し、P型不純物を前記半導体基板にイ
オン注入し、前記半導体基板を熱処理して不純物を拡散
及び活性化した。
【００１５】
【発明の実施の形態】本発明の半導体装置は、小さな占
有面積でオフセット電圧を小さくした高精度なコンパレ
ーターをＭＯＳ型トランジスタを用いて実現する事がで
きる。以下、図面を参照して本発明の好適な実施例を説
明する。本発明にかかる半導体装置の第一実施例を示
す。図１の回路図に示したコンパレーターは２つのＰ型
トランジスタ１０２、１０３を負荷トランジスタとし、
２つのＮ型トランジスタ１０７、１０８を差動トランジ
スタとして構成され、電源端子１０１と出力端子１０４
と基準電圧端子１０５と入力端子１０６と接地端子１０
９からなる。ある一定の電位を基準電圧端子１０５に印
加する。その時入力端子１０６に印加された電位が基準
電圧端子１０５に印加されている電位より小さいと電源
端子１０１に印加されている電位が出力端子１０４より
出力される。一方、入力端子１０６に印加された電位が
基準電圧端子１０５に印加されている電位より大きいと
接地端子１０９に印加されている電位が出力端子１０４
より出力される。この出力の変化を反転するという。負
荷トランジスタとしたＰ型トランジスタ１０２と１０３
のサイズが等しく、差動トランジスタとしたＮ型トラン
ジスタ１０７と１０８のサイズが等しい場合には、基準
電圧端子１０５に印加されている電位と入力端子１０６
に印加されている電位が等しい時、出力が反転する。し
かしながら、実際は加工精度その他の原因により基準電
圧端子１０５に印加されている電位と入力端子１０６に
印加されている電位が等しくないときに反転が起こって
しまう。この時の基準電圧端子１０５に印加されている
電位と入力端子１０６に印加されている電位の差をオフ
セット電圧と言う。オフセット電圧は次式で求められ
る。
【００１６】 Voff=△Vtn+√(αKp/βKn)×|△Vtp|+(√(α/β)-1)(Vref-Vb-Vtn) − 式においてVoffはオフセット電圧、△Vtnは差動トラ
ンジスタであるＮ型トランジスタ１０７と１０８のしき
い値電圧（以下、Ｖｔｈと略す。）の差、△Vtpは負荷
トランジスタであるＰ型トランジスタ１０２と１０３の
Ｖｔｈの差、Kｎは差動トランジスタであるＮ型トラン
ジスタ１０７、１０８のｇｍ、Kpは負荷トランジスタで
あるＰ型トランジスタ１０２、１０３のｇｍ、αは負荷
トランジスタであるＰ型トランジスタ１０２と１０３の
ｇｍの比、βは差動トランジスタであるＮ型トランジス
タ１０７と１０８のｇｍの比、Vrefは基準電圧端子１０
５に印加された電位（以下Vrefと略す）、Vaは電源電圧
端子１０１に印加された電位、Vbは接地端子１０９に印
加された電位、Vtnは差動トランジスタであるＮ型トラ
ンジスタ１０７、１０８のＶｔｈ、Vtpは負荷トランジ
スタであるＰ型トランジスタ１０２、１０３のＶｔｈを
示している。
【００１７】式は以下の様に求められる。図１におけ
る負荷トランジスタであるＰ型トランジスタ１０２、１
０３のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
く、差動トランジスタであるＮ型トランジスタ１０７、
１０８のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
くしておく。負荷トランジスタであるＰ型トランジスタ
１０２と差動トランジスタであるＮ型トランジスタ１０
７を経由する電流をＩ1とし、負荷トランジスタである
Ｐ型トランジスタ１０３と差動トランジスタであるＮ型
トランジスタ１０８を経由する電流をＩ２とすると次式
の様に表される。
【００１８】 Ｉ１＝Kp（Va−Vref−|Vtp｜)2＝Kn（Vref−Vb−Vtn）２ − Ｉ２＝αKp｛Va−Vdd−｜Vtp−△Vtp｜｝２ ＝βKn｛Vin−Vb−（Vtn−△Vtn）｝２ − Vin＝Vref−Voff − 但し、Vinは入力端子１０６に印加される電位（以下Vin
と略す。） 本来、負荷トランジスタであるＰ型トランジスタ１０２
と１０３のチャネル幅、チャネル長、Ｖｔｈ、ｇｍが互
いに等しく、差動トランジスタであるＮ型トランジスタ
１０７と１０８のチャネル幅、チャネル長、Ｖｔｈ、ｇ
ｍが互いに等しければVin＝Vrefで反転する。しかしな
がら、オフセット電圧が生じると式の状態の時に反転
する。反転するとき、Ｉ１＝Ｉ２となるので式＝式
となり、オフセット電圧が生じていると仮定して式を
代入する。上式を解くと式が得られる。式からオフ
セット電圧を小さくするには、負荷トランジスタのｇｍ
を小さくし、差動トランジスタのｇｍを大きくすれば良
いことが分かる。
【００１９】Ｐ型トランジスタの移動度は動作するキャ
リアが正孔のため、電子をキャリアとするＮ型トランジ
スタより1/２〜1/３になる。ｇｍは移動度に比例するこ
とより、負荷側にＰ型トランジスタ、差動側にＮ型トラ
ンジスタにすることで、負荷側にＮ型トランジスタ、差
動側にＰ型トランジスタで構成するコンパレータよりオ
フセット電圧を小さくできる。
【００２０】図３は、本発明にかかる半導体装置の第一
実施例の製造方法を示す工程順断面図である。まず、工
程ａにおいて、P型シリコン半導体基板２０１の表面にN
ウェル層２０２を形成する。基板表面にマスクとして所
定の形状にパターニングされた酸化膜２０３を形成した
後、N型の不純物例えば燐を１００〜１８０Kevの加速エ
ネルギーで１〜９E１２ａｔｏｍ／cm2のドーズ量でイオ
ン注入する。この後、１１５０℃で６時間加熱処理を施
し、注入された不純物燐の拡散及び活性化を行い図示す
るようにNウェル層２０２を形成する。このNウェル層２
０２に負荷トランジスタとなるPチャネルMOSトランジス
タが形成され、隣接部分に差動トランジスタとなるNチ
ャネルMOSトランジスタが形成される事になる。尚、必
ずともＰ型シリコン半導体基板を用いる必要はなく、Ｎ
型シリコン半導体基板を用いて、Ｐ型ウェル領域を作
り、Ｎ型シリコン半導体基板中に負荷トランジスタとな
るＰ型トランジスタを作り、Ｐ型ウェル領域中に差動ト
ランジスタとなるＮ型トランジスタを作ってもよい。
【００２１】工程ｂにおいてフィールドドープを行う。
この為に、まずトランジスタ素子の形成される活性領域
を被覆するようにシリコン窒化膜２０４をパターニング
形成する。とくにNウェルの上にはシリコン窒化膜２０
４に重ねてフォトレジスト２０５も形成する。この状態
で不純物ボロンを３０KeVの加速エネルギーおよび１〜
９E１３atom／ｃｍ2のドーズ量でイオン注入しフィール
ドドープを行う。図示するように、素子領域を含む部分
にフィールドドープ領域が形成される。
【００２２】続いて工程ｃにおいて所謂LOCOS処理を行
い素子領域を囲むようにフィールド酸化膜２０６を形成
する。この後、犠牲酸化およびその除去処理を行い、基
板の表面に残された異物を除去し清浄化する。工程ｄに
おいて基板表面の熱酸化処理はH2Ｏ雰囲気中で酸化膜２
０７を成膜する。本発明では熱酸化処理をO2雰囲気中で
９５０℃の温度で行い約３００Å程度に酸化膜を成膜し
た。通常、半導体装置の信頼性を保証するために熱酸化
膜で形成されるゲート絶縁膜の膜厚は３MV／cm程度の膜
厚に設定する必要がある。例えば、電源電圧が３０Ｖの
MOS型トランジスタである時、１０００Å以上の酸化膜
厚を必要とする。
【００２３】次に、ゲート酸化膜２０７上にポリシリコ
ン２０８をCVD法により堆積させる。本発明品では４０
００Åのポリシリコンを形成している。MOSトランジス
タ用のゲート電極２１０を形成するため、ポリシリコン
２０８をN型化する。このポリシリコン２０８にイオン
注入ないし不純物核酸炉により不純物元素である燐を高
濃度注入する。注入濃度はイオン注入／ポリシリコン膜
厚=２E19atom／ｃｍ3以上にする。尚、MOSトランジスタ
用のゲート電極は必ずしもN型化する必要はなく、イオ
ン注入ないし不純物核酸炉により不純物元素であるボロ
ンを高濃度注入し、P型化してもよい。
【００２４】次に工程ｆにおいて前工程で形成されたフ
ォトレジスト２０５を除去した後、NチャネルMOSトラン
ジスタのソース／ドレイン領域を形成する。この際、P
チャネルMOSトランジスタの形成されるNウェル層２０２
の上はフォトレジスト２０５でマスクしておく。この状
態でゲート電極２１０をマスクに利用したセルファアラ
イメントによりN型不純物砒素をドーズ量３×1015〜5×
1019atom/cm2イオン注入する。その後イオン注入した不
純物を活性化及び拡散を行うために９００℃〜１０５０
℃の熱拡散処理を行う。本発明では９５０℃で３０分程
度の熱拡散処理を行った。
【００２５】工程ｇにおいてPチャネルMOSトランジスタ
のソース／ドレイン領域を形成する。この際には先に形
成されたNチャネルMOSトランジスタの部分をフォトレジ
スト２０５でマスクしておく。この状態でゲート電極２
０８をマスクに利用したセルファアライメントによりP
型不純物BF2をドーズ量３×1015〜5×1016atom/cm2イオ
ン注入する。
【００２６】続いて図4を参照してメタル配線等の工程
を説明する。なお図4はCMOSトランジスタの完成状態を
示している。図示するように、PチャネルMOSトランジス
タのソース／ドレイン領域を形成した後フォトレジスト
２０５を除去し前面にBPSG層間膜２１１を成膜する。こ
の層間膜は例えばCVD法等により形成され引き続き９２
０℃で７５分程度の熱処理により平坦化される。続いて
層間膜を選択的にエッチングしソース／ドレイン領域及
びゲート電極に連通するコンタクトホールを形成する。
この後コンタクトリフロー処理を行う。本発明では、８
８０℃３０分程の熱処理で行う。続いて真空蒸着あるい
はスパッタリング等により金属材料等を全面的に成膜し
た後フォトリソグラフィ及びエッチングを行いパターニ
ングされたメタル配線２１２を形成する。最後に基板の
全体を表面保護膜２１３で被覆する。
【００２７】本発明にかかる半導体装置の第二実施例を
詳細に説明する。図５は本発明の半導体装置の負荷トラ
ンジスタであるＰ型トランジスタと差動トランジスタで
あるＮ型トランジスタの模式的断面図である。Ｎ型トラ
ンジスタは、Ｐ型シリコン半導体基板３０１上に形成す
るゲート酸化膜３１１及び多結晶シリコンゲート電極３
０５と、ゲート電極両端のシリコン基板表面に形成する
ソース・ドレインと呼ばれる高濃度のＮ＋型拡散層３０
４及びその間のチャネル領域３０７から成っている。ま
たＰ型トランジスタは、 シリコン基板上に形成するゲ
ート酸化膜３１１及び多結晶シリコンゲート電極３０５
と、ゲート電極両端のＮ−−型ウェル層３０２表面に形
成するソース・ドレインと呼ばれる高濃度のＰ＋型拡散
層３０３及びその間のチャネル領域３０６から成ってい
る。両素子の間に分離を目的としてフィールド酸化膜３
０８が形成される。
【００２８】ＭＯＳトランジスタのチャネル領域にはボ
ロンやＢＦ2などのＰ型の不純物または、Ａｓや燐など
のＮ型の不純物を導入する。多結晶シリコンゲ−ト電極
がＮ型のとき、エンハンス型及びディプレッション型Ｐ
チャネルＭＯＳトランジスタのチャネル領域にはボロン
やＢＦ2などのＰ型の不純物を導入する。ＮチャネルＭ
ＯＳトランジスタのチャネル領域には、エンハンス型の
場合ボロンやＢＦ2などのＰ型の不純物を、ディプレッ
ション型の場合Ａｓや燐などのＮ型の不純物を導入す
る。多結晶シリコンゲ−ト電極がＰ型のとき、Ｐチャネ
ルＭＯＳトランジスタのチャネル領域には、エンハンス
型の場合Ａｓや燐などのＮ型の不純物を、ディプレッシ
ョン型の場合ボロンやＢＦ2などのＰ型の不純物を導入
する。エンハンス型及びディプレッション型Ｎチャネル
ＭＯＳトランジスタのチャネル領域には、Ａｓや燐など
のＮ型の不純物を導入する。この時負荷側のチャネル領
域の不純物濃度は、差動側のチャネル領域よりも濃度を
濃くして移動度を小さくする。
【００２９】更に負荷側のＭＯＳトランジスタのチャネ
ル領域には二種類以上の不純物を導入することで移動度
を小さくすることもできる。この場合必ずＰ型の不純物
とＮ型の不純物を混合させる。例えば若干のＮ型不純物
を入れた後にＰ型不純物を導入する。Ｐ型とＮ型は電気
的には相殺するため、不純物量（Ｐ型）を多く導入して
も同じ特性（しきい値電圧）にすることができる。図６
にＶＴＰｖｓボロンチャネルド−ズ量を示す。例えばＶ
ＴＰ０．５ｖを作るには、チャネル不純物（ボロン）を
従来（標準）では7.47×1011 [atmos/cm2]、 燐を1×
1011[atmos/cm2]混在させると8.84×1011[atmos/cm2]、
燐を2×1011[atmos/cm2]混在させると9.57×1011[atmos
/cm2]、注入することになる。つまり異極の不純物を混
在させると同じＶＴＰでも不純物を多く導入することが
できる。図７はＶＴＮｖｓボロンチャネルド−ズ量を示
す。これも同様に燐などのＮ型の不純物が混在させると
同じＶＴＮでもＰ型不純物は多く導入することができ
る。例えばＶＴＮ０．５ｖを作るには、チャネル不純物
（ボロン）を従来（標準）では2.52×1011[atmos/c
m2]、燐を1×1011[atmos/cm2]混在させると2.87×10
11[atmos/cm2]、燐を2×1011[atmos/cm2]混在させると
3.40×1011[atmos/cm2]、注入することになる。
【００３０】次にＭＯＳ型トランジスタのチャネル領域
に不純物を導入したときの、移動度の変化について説明
する。図８にＰ型半導体基板のチャネル領域に、基板と
同導電型の不純物であるボロン及び逆導電型の不純物で
ある砒素を導入したときのドーズ量と移動度の関係を示
す。チャネルド−ズ量が増えると共に移動度が小さくな
っている。これよりチャネル領域に不純物を導入するこ
とにより、容易に移動度が変えられる事が分かる。この
ように負荷側のチャネル不純物濃度を差動側のチャネル
不純物濃度より濃くすることより、負荷側のＭＯＳ型ト
ランジスタのｇｍが差動側のＭＯＳ型トランジスタのｇ
ｍより小さくなり、オフセット電圧を小さくできる。
【００３１】図９は本発明にかかる半導体装置の第二実
施例の製造方法を示す工程順断面図である。図９を参照
してコンパレーターを構成するCMOSトランジスタのチャ
ネルドープ層の形成工程を説明する。工程Iまでに至る
工程は図３（ｄ）と同じである。工程Iにおいて負荷ト
ランジスタとなるPチャネルMOSトランジスタの移動度
（ｇｍ）調整のためのチャネルドープを行う。Pチャネ
ルMOSトランジスタが形成されるNウェル層２０２の上以
外にフォトレジスト２０５をパターニングして形成す
る。そして、不純物を注入する。例えば、N型の不純物
砒素や燐を注入する。
【００３２】尚、P型の不純物を注入してもよくまた、N
型の不純物及びP型の不純物を共に注入してもよい。Nチ
ャネルMOSトランジスタが形成される予定の隣接領域に
はフォトレジスト２０５がマスクとなり不純物は注入さ
れない。そして、前工程で形成されたフォトレジストを
除去する。その後の工程は図３(ｅ)〜図３（ｇ）、図４
と同じである。尚、NチャネルMOSトランジスタが負荷ト
ランジスタとなるときは、PチャネルMOSトランジスタが
形成されるNウェル層の上にフォトレジストをパターニ
ングして形成する。そして、不純物を注入する。例え
ば、P型の不純物ボロンやBF2を注入する。尚、N型の不
純物を注入してもよくまた、N型の不純物及びP型の不純
物を共に注入してもよい。PチャネルMOSトランジスタが
形成される予定の隣接領域にはフォトレジストがマスク
となり不純物は注入されない。
【００３３】また、負荷トランジスタ及び差動トランジ
スタの移動度（ｇｍ）調節を共に行っても良い。その時
の差動トランジスタとなるNチャネルMOSトランジスタの
チャネルドープ層の形成工程を説明する。工程（II）ま
でに至る工程は図９工程（I）と同じである。工程IIに
おいて差動トランジスタとなるNチャネルMOSトランジス
タの移動度（ｇｍ）調整のためのチャネルドープを行
う。前工程で形成されたフォトレジスト２０５を除去し
た後NチャネルMOSトランジスタが形成される領域以外は
フォトレジスト２０５でマスクしておき、不純物を注入
する。例えば、P型の不純物ボロンやBF2を注入する。そ
の後、前工程で形成されたフォトレジスト２０５を除去
する。その後の工程は図３(ｅ)〜図３（ｇ）、図４と同
じである。尚、負荷トランジスタの移動度（ｇｍ）は必
ず差動トランジスタの移動度（ｇｍ）よりも大きくなる
ように不純物を注入する。また、必ずしもNチャネルMOS
トランジスタを差動トランジスタとする必要はない。
【００３４】また、MOSトランジスタの移動度（ｇｍ）
調整のために注入する不純物が砒素の場合、ゲート酸化
膜を形成する前に不純物の注入を行ったほうがよい。そ
の形成工程を説明する。図３（ｃ）までの工程は同じで
その後、２００Å〜４００Å程度の酸化膜を形成し、砒
素を注入するMOSトランジスタが形成されるウェル層の
上以外にフォトレジストをパターニングして形成する。
そして、N型の不純物砒素を注入する。不純物を注入し
ないMOSトランジスタが形成される予定の隣接領域には
フォトレジストがマスクとなり不純物は注入されない。
そして、前工程で形成されたフォトレジストを除去す
る。その後の工程は図図３(ｄ)〜図３（ｇ）→図４と同
じである。尚、MOSトランジスタにボロン、BF2、燐を注
入するならば、その後の工程は図３（ｄ）→図９（I）
〜図９（II）→図３（ｅ）〜図３（ｇ）→図４となる。
【００３５】また、必ずしもチャネルドープはMOSトラ
ンジスタの移動度調整のために行う必要はない。しきい
値電圧の調整のために行ってもよい。本発明にかかる半
導体装置の第三実施例を詳細に説明する。負荷トランジ
スタであるＰ型トランジスタのしきい値電圧は、差動ト
ランジスタであるＮ型トランジスタのしきい値電圧より
高くする。図１０にＰ型トランジスタｖｓチャネル不純
物量、図１１にＮ型トランジスタｖｓチャネル不純物量
を示す。 Ｐ型トランジスタのしきい値電圧を例えば
０．６ｖにする場合チャネル不純物は6.62×1011[atmos
/cm2]、Ｎ型トランジスタのしきい値電圧を例えば０．
５ｖにする場合チャネル不純物は2.87×1011[atmos/c
m2]必要になる。しきい値電圧が高い方がチャネル不純
物量は多くなっている。つまり負荷側のＭＯＳ型トラン
ジスタのしきい値電圧が差動側のＭＯＳ型トランジスタ
のしきい値電圧より高くすると、オフセット電圧を小さ
くできる。更にＰ型トランジスタのしきい値電圧は高い
ほど良い。図１２にＰ型トランジスタｖｓ移動度を示
す。しきい値電圧が高いほど移動小さくなっているのが
分かる。
【００３６】負荷トランジスタであるＰ型トランジスタ
のチャネル領域の不純物濃度を差動トランジスタである
Ｎ型トランジスタのチャネル領域の不純物濃度より更に
濃くするために、濃いＮ型ウェル領域中に負荷トランジ
スタであるＰ型トランジスタを作るのが効果的である。
図１０に各Ｎウェル濃度ごとのＶＴＰｖｓチャネル不純
物量を示す。例えばＶＴＰ０．５ｖを作るには、チャネ
ル不純物（ボロン）はＮウェル2×1012[atmos/cm2]では
6.44×1011[atmos/cm2]、3×1012[atmos/cm2]では7.47
×1011[atmos/cm2]、6×1012[atmos/cm2]では9.57×10
11[atmos/cm2]、必要になる。Ｎウェル濃度が濃いほど
チャネル不純物量が多くなっている。
【００３７】負荷トランジスタであるＰ型トランジスタ
の移動度が差動トランジスタであるＮ型トランジスタの
移動度より小さければ、負荷トランジスタであるＰ型ト
ランジスタと差動トランジスタであるＮ型トランジスタ
は共にウェル領域に作成することも可能である。この時
Ｎ型トランジスタのチャネル領域の不純物濃度をＰ型ト
ランジスタのチャネル領域の不純物濃度と大きく差をつ
けることができる。図８に各Ｐウェル濃度ごとのＶＴＮ
ｖｓチャネル不純物量を示す。例えばＶＴＮ０．４５ｖ
を作るときチャネル不純物量は、Ｐウェル4×1012[atmo
s/cm2]では2.34×1011[atmos/cm2]、6×1012[atmos/c
m2]では1.99×1011[atmos/cm2]、必要になる。この様に
Ｐウェル濃度が濃いほどチャネル不純物量を薄くするこ
とができ差が大きくなる。
【００３８】また、必ずしも負荷側のＭＯＳ型トランジ
スタをウェル領域に作る必要はない。Ｎ型基板を用い
て、Ｐ型ウェルを作り、Ｎ型シリコン半導体基板中に負
荷トランジスタとなるＰ型トランジスタを、Ｐ型ウェル
内に差動トランジスタとなるＮ型トランジスタを作って
も良い。その際も必ず負荷トランジスタとなるＰ型トラ
ンジスタのチャネル領域の不純物濃度を差動トランジス
タとなるＮ型トランジスタのチャネル領域より濃くす
る。
【００３９】本発明にかかる半導体装置の第四実施例を
詳細に説明する。負荷側のＭＯＳ型トランジスタのゲ−
ト酸化膜厚は差動側のＭＯＳ型トランジスタより厚くし
てオフセット電圧を小さくする。ｇｍはゲ−ト酸化膜厚
に反比例する為、厚くするとｇｍは小さくなる。半導体
基板全面に酸化膜、例えば１５０Åを形成した後、差動
側のＭＯＳ型トランジスタができる領域の酸化膜のみを
選択エッチングし、再び基板全面酸化、例えば２００Å
の酸化膜を形成する。こうすると差動側のＭＯＳ型トラ
ンジスタのゲ−ト酸化膜厚は最後に酸化した２００Åの
膜厚となり、負荷側のＭＯＳ型トランジスタは１５０＋
２００Åとで３００Å程度のゲ−ト酸化膜厚が形成さ
れ、負荷側のＭＯＳ型トランジスタのｇｍを差動側より
も小さくすることができる。
【００４０】図１３は本発明にかかる半導体装置の第四
実施例の製造方法を示す工程順断面図である。図１３を
参照してコンパレーターを構成するCMOSトランジスタの
酸化膜の形成工程を説明する。工程αまでに至る工程は
図３（ｃ）と同じである。工程αにおいて基板表面の熱
酸化処理はH2O雰囲気中で酸化膜２０７を成膜する。
【００４１】その後、工程Βにおいて負荷トランジスタ
となるPチャネルMOSトランジスタが形成されるNウェル
層２０２の上にCVD法により堆積されたフォトレジスト
２０５をパターニングし、差動トランジスタとなるNチ
ャネルMOSトランジスタ上の酸化膜４０１をエッチング
する。次に工程Γにおいて前工程で形成されたフォトレ
ジスト２０５を除去した後、熱酸化処理で酸化膜を成膜
する。 本発明ではO2/H2雰囲気中８００℃で酸化膜を１
５０Å成膜し、エッチングを行い、O2雰囲気中９５０℃
で酸化膜を２００Å成膜した。 その結果、PチャネルMO
Sトランジスタのゲート酸化膜４０２は３００Å、Nチャ
ネルMOSトランジスタのゲート酸化膜４０１は２００Å
となった。
【００４２】尚、必ずしもPチャネルMOSトランジスタを
形成するNウェル上のゲート酸化膜を厚くする必要はな
い。NチャネルMOSトランジスタを負荷トランジスタとす
るときはNチャネルMOSトランジスタが形成される基板あ
るいはウェル層上にフォトレジストをパターニングし、
差動トランジスタとなるPチャネルMOSトランジスタ上の
酸化膜をエッチングする。
【００４３】本発明にかかる半導体装置の第五実施例を
詳細に説明する。図１４は電源ＩＣやＬＣＤコントロー
ラＩＣなどの内部にあるコンパレ−タ回路４０１を構成
するＭＯＳ型トランジスタとコンパレ−タ回路以外の回
路４０２のＭＯＳ型トランジスタの模式的断面図であ
る。このコンパレータ回路４０１は差動側がＮ型ＭＯＳ
トランジスタ、負荷側がＰ型ＭＯＳトランジスタで構成
している。差動側のＮ型ＭＯＳトランジスタ４０４はゲ
ート電極３０５の両端にサイドスペーサ４１２が形成さ
れ、シリコン基板中にはサイドスペーサ下に低濃度拡散
層（Ｎ−ＬＤＤ）４０９、その横にソース・ドレインと
呼ばれる高濃度拡散層（Ｎ＋拡散層）３０４が形成され
ている。所謂Ｎ型ＬＤＤトランジスタである。コンパレ
ータ回路以外の回路のＮ型ＭＯＳトランジスタ４０６も
同じＬＤＤトランジスタとなっている。
【００４４】負荷側のＰ型ＭＯＳトランジスタ４０３
は、同様にゲート電極の両端にサイドスペーサ４１２が
形成されているが、シリコン基板中にはサイドスペーサ
下の低濃度拡散層（ＬＤＤ）がなく、ソース・ドレイン
と呼ばれる高濃度拡散層（Ｐ＋拡散層）３０３がゲ−ト
電極とオ−バ−ラップせずに形成されている。この様に
するとＰ型ＭＯＳトランジスタを動作させた時、ＬＤＤ
の部分が抵抗として働き、トランジスタサイズを大きく
することなくｇｍを小さくできる。これに対しコンパレ
ータ回路以外のＰ型ＭＯＳトランジスタ４０５は、ＬＤ
Ｄ４０８を形成していて動作スピード（ｇｍ）は小さく
なることはない。このようにＩＣ中のコンパレ−タ回路
の負荷側のＭＯＳ型トランジスタのみｇｍを小さくし、
他の回路の特性を低下させることなくオフセット電圧を
低減することができる。
【００４５】図１５〜図１７は、図１４のような半導体
装置の製造方法を示す工程順断面図である。まず、工程
Aにおいて、P型シリコン半導体基板２０１の表面にNウ
ェル層２０２を形成する。基板表面にマスクとして所定
の形状にパターニングされたシリコン窒化膜２０４を形
成した後、N型の不純物例えば燐を１００〜１８０KeVの
加速エネルギー及び１〜９E１２ａｔｏｍ／cm2のドーズ
量でイオン注入する。
【００４６】この後、工程Bにおいて所謂Ｌｏｃｏｓ処
理を行い、前工程で形成されたシリコン窒化膜２０４を
除去する。次に、P型の不純物例えばボロンを３０KeVの
加速エネルギー及び１〜９E１３ａｔｏｍ／cm2のドーズ
量でイオン注入し、１１５０℃で６時間加熱処理を施
し、注入された不純物燐及びボロンの拡散及び活性化を
行い図示するようにNウェル層２０２及びPウェル層５０
７を形成する。このNウェル層２０２に負荷トランジス
タとなるPチャネルMOSトランジスタ及びコンパレーター
回路以外を構成するPチャネルMOSトランジスタが形成さ
れ、Pウェル層５０７に差動トランジスタとなるNチャネ
ルMOSトランジスタ及びコンパレーター回路以外を構成
するNチャネルMOSトランジスタが形成される事になる。
【００４７】工程Cにおいてフィールドドープを行う。
この為に、まずトランジスタ素子の形成される活性領域
を被覆するようにシリコン窒化膜２０４をパターニング
形成する。その上にはシリコン窒化膜２０４に重ねてフ
ォトレジスト２０５も形成する。この状態で不純物燐を
９０KeVの加速エネルギー及び１〜９E１２atom／ｃｍ 2
のドーズ量でイオン注入し、フィールドドープを行う。
【００４８】次に、工程DにおいてNウェル層２０２の上
にフォトレジスト２０５をパターニング形成する。この
状態でボロンを３０KeVの加速エネルギーおよび１〜９E
１３atom／ｃｍ2のドーズ量でイオン注入しフィールド
ドープを行う。図示するように、素子領域を含む部分に
フィールドドープ領域が形成される。続いて工程Eにお
いて前工程で形成されたフォトレジストを除去した後、
所謂LOCOS処理を行い素子領域を囲むようにフィールド
酸化膜２０６を形成する。この後、シリコン窒化膜２０
４を除去し、犠牲酸化およびその除去処理を行い、基板
の表面に残された異物を除去し清浄化する。そして、基
板表面の熱酸化処理はO2雰囲気中で酸化膜２０７を成膜
する。本発明では熱酸化処理をO2雰囲気中で９５０℃の
温度で行い約３００Å程度に酸化膜を成膜した。通常、
半導体装置の信頼性を保証するために熱酸化膜で形成さ
れるゲート絶縁膜の膜厚は３MV／cm程度の膜厚に設定す
る必要がある。例えば、電源電圧が３０ＶのMOS型トラ
ンジスタである時、１０００Å以上の酸化膜厚を必要と
する。 次に、前工程で形成されたフォトレジストを除
去した後、ゲート酸化膜２０７上にポリシリコン２０８
をCVD法により積させる。本発明品では４０００Åのポ
リシリコンを形成している。MOSトランジスタ用のゲー
ト電極２１０を形成するため、ポリシリコン２０８をN
型化する。このポリシリコン２０８にイオン注入ないし
不純物核酸炉により不純物元素である燐を高濃度注入す
る。注入濃度はイオン注入／ポリシリコン膜厚=２E19at
om／ｃｍ3以上にする。
【００４９】次に工程Fにおいて前工程で形成されたフ
ォトレジスト２０５を除去した後、NチャネルMOSトラン
ジスタの低濃度拡散層（Ｎ−ＬＤＤ）４０９を形成す
る。この際、PチャネルMOSトランジスタの形成されるN
ウェル層２０２の上はフォトレジスト２０５でマスクし
ておく。この状態でゲート電極２１０をマスクに利用し
たセルファアライメントによりN型不純物燐をドーズ量
１×1013〜１×1014atom/cm2イオン注入する。本実験で
は不純物燐に５０KeVの加速エネルギー及びドーズ量５E
１３atom/cm2をイオン注入した。
【００５０】そして、工程Gにおいて前工程で形成され
たフォトレジスト２０５を除去し、コンパレーター回路
以外を構成するPチャネルMOSトランジスタの低濃度拡散
層（P−LDD）５０８を形成する。この際、NチャネルMOS
トランジスタの形成されるPウェル層５０７及びコンパ
レーター回路を構成するPチャネルMOSトランジスタの上
はフォトレジスト２０５でマスクしておく。この状態で
ゲート電極２１０をマスクに利用したセルファアライメ
ントによりP型不純物BF2をドーズ量１×1014〜１×1015
atom/cm2イオン注入する。本実験では不純物BF2に７０K
eVの加速エネルギー及びドーズ量５E１４atom/cm2をイ
オン注入した。その後イオン注入した不純物を活性化及
び拡散を行うために熱拡散処理を行う。本発明では９５
０℃で３０分程度の熱拡散処理を行った。
【００５１】工程Hにおいて、前工程で形成されたフォ
トレジスト２０５を除去した後、サイドスペーサ４１２
を形成する。まず、基板表面にTEOS酸化膜２０７を成膜
する。本実験品では５０００Åの酸化膜を形成した。そ
の後、ドライエッチング法によりサイドスペーサを形成
し、膜厚が１００Å〜３００Åの膜厚となるように酸化
膜を基板表面に形成する。
【００５２】次に工程IにおいてNチャネルMOSトランジ
スタのソース／ドレイン領域を形成する。この際、Pチ
ャネルMOSトランジスタの形成されるNウェル層２０２の
上はフォトレジスト２０５でマスクしておく。この状態
でゲート電極２１０をマスクに利用したセルファアライ
メントによりN型不純物砒素をドーズ量３×1015〜5×10
19atom/cm2イオン注入する。その後イオン注入した不純
物を活性化及び拡散を行うために熱拡散処理を行う。本
発明では９５０℃で３０分程度の熱拡散処理を行った。
【００５３】工程JにおいてPチャネルMOSトランジスタ
のソース／ドレイン領域を形成する。この際には先に形
成されたNチャネルMOSトランジスタの部分をフォトレジ
スト２０５でマスクしておく。この状態でゲート電極２
０８をマスクに利用したセルファアライメントによりP
型不純物BF2をドーズ量３×1015〜5×1016atom/cm2イオ
ン注入する。
【００５４】続いて図１８を参照してメタル配線等の工
程を説明する。なお図１８はCMOSトランジスタの完成状
態を示している。図示するように、PチャネルMOSトラン
ジスタのソース／ドレイン領域を形成した後フォトレジ
スト２０５を除去し前面にBPSG層間膜２１１を成膜す
る。この層間膜は例えばCVD法等により形成され引き続
き９２０℃で７５分程度の熱処理により平坦化される。
続いて層間膜を選択的にエッチングしソース／ドレイン
領域及びゲート電極に連通するコンタクトホールを形成
する。この後コンタクトリフロー処理を行う。本発明で
は、８８０℃３０分程の熱処理で行う。続いて真空蒸着
あるいはスパッタリング等により金属材料等を全面的に
成膜した後フォトリソグラフィ及びエッチングを行いパ
ターニングされたメタル配線２１２を形成する。最後に
基板の全体を表面保護膜２１３で被覆する。尚、必ずと
もＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シ
リコン半導体基板を用いて、Ｐ型ウェル領域及びN型ウ
ェル領域を作り、Ｎ型シリコン半導体基板中に負荷トラ
ンジスタとなるＰ型トランジスタ及びコンパレーター回
路以外を構成するP型トランジスタを作り、Ｐ型ウェル
領域中に差動トランジスタとなるＮ型トランジスタ及び
コンパレーター回路以外を構成するN型トランジスタを
作ってもよい。
【００５５】本発明にかかる半導体装置の第六実施例を
詳細に説明する。これまでは負荷側をＰ型トランジス
タ、差動側をＮ型トランジスタで述べてきたが、以下に
Ｐ型トランジスタを差動トランジスタ、Ｎ型トランジス
タを負荷トランジスタとしたコンパレーター回路の例を
示す。図２に示したコンパレーターは２つのＮ型トラン
ジスタ２０３、２０４を負荷トランジスタとし、２つの
Ｐ型トランジスタ２０１、２０２を差動トランジスタと
して構成され、その他の部分に対する説明は、図１と同
一の符号を添記することで省略する。図２も図１同様に
オフセット電圧を求めると次式の様に表せる、 Voff=|△Vtp|+√(βKn/αKp)*△Vtn+(√(β/α)-1)(Va−Vref-|Vtp|) − 但し、Vtpは差動トランジスタであるＰ型トランジスタ
２０１のVth、Vtnは負荷トランジスタであるＮ型トラン
ジスタ２０３のVth、△Vtpは差動トランジスタであるＰ
型トランジスタ２０１と２０２のVthの差、△Vtnは負荷
トランジスタであるＮ型トランジスタ２０３と２０４の
Vthの差、Kpは差動トランジスタであるＰ型トランジス
タ２０１のｇｍ、Knは負荷トランジスタであるＮ型トラ
ンジスタ２０３のｇｍ、αは差動トランジスタであるＰ
型トランジスタ２０１、２０２のｇｍの比、βは負荷ト
ランジスタであるＮ型トランジスタ２０３、２０４のｇ
ｍの比を示している。式からオフセット電圧を小さく
するには、負荷トランジスタのｇｍを小さくし、差動ト
ランジスタのｇｍを大きくすれば良いことが分かる。従
ってこの様な回路でもオフセット電圧を小さくするに
は、上記で述べた負荷トランジスタであるＮ型トランジ
スタのｇｍを小さくする手段を取れば良い。
【００５６】
【発明の効果】上述したように本発明によれば、ＭＯＳ
型トランジスタを用いたコンパレーターにおいて、差動
側のＭＯＳ型トランジスタのｇｍより負荷側のＭＯＳ型
トランジスタのｇｍを小さくすると、トランジスタサイ
ズを大きくすることなくオフセット電圧を小さくするこ
とができる。これより従来のコンパレーターでは不可能
であったオフセット電圧の小さいコンパレーターを小さ
な占有面積で提供することが可能となる。更にコストダ
ウンが可能となる他、チップサイズに制約のあるＩＣに
も適用できるなど、多くのＩＣにおいて多大な効果が得
られる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の第一実施例を示
すＮ型トランジスタを差動トランジスタとし、Ｐ型トラ
ンジスタを負荷トランジスタとしたコンパレーターの回
路図である。
【図２】図２は、本発明の半導体装置の第六実施例を示
すＰ型トランジスタを負荷トランジスタとし、Ｎ型トラ
ンジスタを差動トランジスタとしたコンパレーターの回
路図である。
【図３】図３は、本発明の半導体装置の第一実施例で示
したコンパレータ回路のＭＯＳトランジスタの製造方法
を示す工程図である。
【図４】図４は、本発明の半導体装置の第一実施例で示
したコンパレータ回路のＭＯＳトランジスタの完成品状
態を示す工程図である。
【図５】図５は、本発明の半導体装置の第一実施例で示
したコンパレータ回路のＭＯＳトランジスタの模式的断
面図である。
【図６】図６は、チャネル不純物が二種類以上のＶＴＰ
とボロンチャネルドーズ量の関係を示す図である。
【図７】図７は、チャネル不純物が二種類以上のＶＴＮ
とボロンチャネルドーズ量の関係を示す図である。
【図８】図８は、チャネルドーズ量と移動度の関係を示
す図である。
【図９】図９は、本発明の半導体装置の第二実施例の製
造方法を示す工程図である。
【図１０】図１０は、各Ｎウェル濃度ごとのＶＴＰとＢ
Ｆ2チャネルドーズ量の関係を示す図である。
【図１１】図１１は、各Ｐウェル濃度ごとのＶＴＮとＢ
Ｆ2チャネルドーズ量の関係を示す図である。
【図１２】図１２は、各温度ごとの非飽和ＶＴＰと移動
度の関係を示す図である。
【図１３】図１３は、本発明の半導体装置の第四実施例
の製造方法を示す工程図である。
【図１４】図１４は、本発明の半導体装置の第五実施例
を示すコンパレータ回路とコンパレータ回路以外の回路
のＭＯＳトランジスタの模式的断面図である。
【図１５】図１５は、本発明の半導体装置の第五実施例
で示した工程図である。
【図１６】図１６は、図１５に引続く工程図である。
【図１７】図１７は、図１５及び図１６に引続く工程図
である。
【図１８】図１８は、本発明の半導体装置の第五実施例
で示した回路の完成品状態を示す工程図である。
【符号の説明】
１０１ 電源端子 １０２ 負荷トランジスタであるＰ型トランジスタ １０３ 負荷トランジスタであるＰ型トランジスタ １０４ 出力端子 １０５ 基準電圧端子 １０６ 入力端子 １０７ 差動トランジスタであるＮ型トランジスタ １０８ 差動トランジスタであるＮ型トランジスタ １０９ 接地端子 １１０ 負荷トランジスタであるＮ型トランジスタ １１１ 負荷トランジスタであるＮ型トランジスタ １１２ 差動トランジスタであるＰ型トランジスタ １１３ 差動トランジスタであるＰ型トランジスタ ２０１ Ｐ−−型シリコン半導体基板 ２０２ Ｎ−−型ウェル層 ２０３ 酸化膜 ２０４ シリコン窒化膜 ２０５ フォトレジスト ２０６ フィールド酸化膜 ２０７ ゲート酸化膜 ２０８ ポリシリコン ２０９ CVD酸化膜 ２１０ 多結晶シリコンゲート電極 ２１１ BPSG層間膜 ２１２ メタル配線 ２１３ 表面保護膜 ３０１ Ｐ型ＭＯＳトランジスタ ３０２ Ｎ型ＭＯＳトランジスタ ３０３ Ｎ−−型ウェル層とは逆導電型であるチャネル
領域 ３０４ Ｐ−−型シリコン半導体基板と同導電型である
チャネル領域 ３０５ Ｐ＋型拡散層 ３０６ Ｎ＋型拡散層 ４０１ NチャネルMOSトランジスタを構成するゲート酸
化膜 ４０２ PチャネルMOSトランジスタを構成するゲート酸
化膜 ５０１ コンパレータ回路の一部の模式的断面図 ４０２ コンパレータ回路以外の模式的断面図 ５０３ コンパレータ回路を構成するＰ型ＭＯＳトラン
ジスタ ５０４ コンパレータ回路を構成するＮ型ＭＯＳトラン
ジスタ ５０５ コンパレータ回路以外を構成するＰ型ＭＯＳト
ランジスタ ５０６ コンパレータ回路以外を構成するＮ型ＭＯＳト
ランジスタ ５０７ Ｐ−−型ウェル層 ５０８ Ｐ−ＬＤＤ層 ５０９ Ｎ−ＬＤＤ層 ５１０ Ｎ±チャネルストッパ層 ５１１ Ｐ±チャネルストッパ層 ５１２ サイドスペーサ
フロントページの続き Ｆターム(参考） 2G032 AA10 2G035 AD02 AD23 5F048 AA00 AA01 AB10 AC03 BA01 BB06 BB07 BB15 BB16 BC03 BC06 BC18 BC20 BD04 BE03 BE09 BG12 DA10 DA25 DB04 DB06 5J066 AA01 AA12 CA13 CA92 FA16 HA10 HA17 KA09 MA21 ND01 ND14 ND22 PD01 QA02 TA02 9A001 BB05 JJ48 KK31 KK54

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ型トランジスタで構成するコンパ
    レーターにおいて、負荷側のＭＯＳ型トランジスタのｇ
    ｍが差動側のＭＯＳ型トランジスタのｇｍより小さいこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタの移動度が前記差動側の移動
    度より小さいことを特徴とする半導体装置。
  3. 【請求項３】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタのチャネル領域の不純物濃度
    が前記差動側のＭＯＳ型トランジスタの不純物濃度より
    濃いことを特徴とする半導体装置。
  4. 【請求項４】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタのしきい値電圧が前記差動側
    のＭＯＳ型トランジスタのしきい値電圧より高いことを
    特徴とする半導体装置。
  5. 【請求項５】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタのゲ−ト酸化膜厚が前記差動
    側のＭＯＳ型トランジスタのゲ−ト酸化膜厚より厚いこ
    とを特徴とする半導体装置。
  6. 【請求項６】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタがＰ型トランジスタで、前記
    差動側のＭＯＳ型トランジスタがＮ型トランジスタであ
    ることを特徴とする半導体装置。
  7. 【請求項７】 前記コンパレーターにおいて、前記負荷
    側のＭＯＳ型トランジスタがＮ型トランジスタで、前記
    差動側のＭＯＳ型トランジスタがＰ型トランジスタであ
    ることを特徴とする半導体装置。
  8. 【請求項８】 前記ＭＯＳ型トランジスタのチャネル領
    域に導入された前記不純物がリンであることを特徴とす
    る請求項３記載の半導体装置。
  9. 【請求項９】 前記ＭＯＳ型トランジスタのチャネル領
    域に導入された前記不純物が砒素であることを特徴とす
    る請求項３記載の半導体装置。
  10. 【請求項１０】 前記ＭＯＳ型トランジスタのチャネル
    領域に導入された前記不純物がボロンであることを特徴
    とする請求項３記載の半導体装置。
  11. 【請求項１１】 前記ＭＯＳ型トランジスタのチャネル
    領域に導入された前記不純物がＢＦ2であることを特徴
    とする請求項３記載の半導体装置。
  12. 【請求項１２】 前記ＭＯＳ型トランジスタのチャネル
    領域に導入された前記不純物は二種類以上であることを
    特徴とする請求項３記載の半導体装置。
  13. 【請求項１３】 前記コンパレーターにおいて、前記負
    荷側のＭＯＳ型トランジスタのみゲ−ト電極と基板中に
    形成されるソ−ス拡散およびドレイン拡散とがオ−バ−
    ラップしていないことを特徴とする請求項１記載の半導
    体装置。
  14. 【請求項１４】 第一導電型のシリコン半導体基板中に
    第二導電型のウェル領域を形成し、前記第二導電型のウ
    ェル中に前記負荷側のＭＯＳ型トランジスタが、前記第
    二導電型のウェル領域外に前記差動側のＭＯＳ型トラン
    ジスタを形成されていることを特徴とする半導体装置。
  15. 【請求項１５】 第一導電型のシリコン半導体基板中に
    第二導電型のウェル領域を形成し、前記第二導電型のウ
    ェル中に前記差動側のＭＯＳ型トランジスタが、前記第
    二導電型のウェル領域外に前記負荷側のＭＯＳ型トラン
    ジスタを形成されていることを特徴とする半導体装置。
  16. 【請求項１６】 第一導電型のシリコン半導体基板中に
    第二導電型及び第三導電型のウェル領域を形成し、それ
    ぞれのウェル中に前記差動側及びの前記負荷側のＭＯＳ
    型トランジスタを形成されていることを特徴とする半導
    体装置。
  17. 【請求項１７】 半導体基板の表面に設けられたN型半
    導体領域とP型半導体領域にそれぞれ負荷トランジスタ
    となるP型トランジスタと差動トランジスタとなるN型ト
    ランジスタとを集積したCMOS半導体装置の製造方法にお
    いて、前記半導体基板の表面にゲート絶縁膜を形成する
    工程と、前記ゲート絶縁膜の上にシリコン薄膜を形成す
    る工程と、前記半導体領域シリコン薄膜にN型の不純物
    を不純物拡散炉により導入する工程と、前記シリコン薄
    膜を選択エッチしてゲート絶縁膜の上にゲート電極を形
    成する工程と、前記ゲート電極をマスクとした前記N型
    半導体領域表面にP型不純物をイオン注入することによ
    りソース・ドレイン領域を形成する工程と、前記ゲート
    電極をマスクとして前記P型半導体領域表面にN型不純物
    燐をイオン注入することによりソース・ドレイン領域を
    形成する工程と、前記ソース・ドレイン領域を９００か
    ら１０５０℃の温度で熱処理により活性化して形成する
    工程とからなる半導体装置の製造方法。
  18. 【請求項１８】 半導体基板の表面に設けられたN型半
    導体領域とP型半導体領域にそれぞれ負荷トランジスタ
    となるP型トランジスタと差動トランジスタとなるN型ト
    ランジスタとを集積したCMOS半導体装置の製造方法にお
    いて、前記半導体基板の表面にゲート絶縁膜を形成する
    工程と、前記N型半導体領域表面に不純物をイオン注入
    することよりチャネルドープ領域を形成する工程と、前
    記P型半導体領域表面に不純物をイオン注入することよ
    りチャネルドープ領域を形成する工程と、前記ゲート絶
    縁膜の上にシリコン薄膜を形成する工程と、前記半導体
    領域シリコン薄膜にN型の不純物を不純物拡散炉により
    導入する工程と、前記シリコン薄膜を選択エッチしてゲ
    ート絶縁膜の上にゲート電極を形成する工程と、前記ゲ
    ート電極をマスクとした前記N型半導体領域表面にP型不
    純物をイオン注入することによりソース・ドレイン領域
    を形成する工程と、前記ゲート電極をマスクとして前記
    P型半導体領域表面にN型不純物燐をイオン注入すること
    によりソース・ドレイン領域を形成する工程と、前記ソ
    ース・ドレイン領域を９００から１０５０℃の温度で熱
    処理により活性化して形成する工程とからなる半導体装
    置の製造方法。
  19. 【請求項１９】 １つのマスクを使用してN型ウェル層
    とP型ウェル層とを半導体基板に形成する半導体製造方
    法において、N型ウェル層を形成した後にP型ウェル層を
    形成する事を特徴とする半導体製造方法。
  20. 【請求項２０】 半導体基板上にシリコン酸化膜とシリ
    コン窒化巻くを順次形成する工程と、フォトマスク処理
    により前記シリコン窒化膜を選択的に除去して前記Nウ
    ェル層の領域を規定する工程と、N型不純物を前記半導
    体基板にイオン注入する工程と、前記シリコン窒化膜が
    除去されたNウェル領域にシリコン酸化膜を形成する工
    程と、前記シリコン窒化膜を除去してPウェル層の領域
    を規定する工程と、Pが多雨不純物を前記半導体基板に
    イオン注入する工程と、前記半導体基板を熱処理して不
    純物を拡散及び活性化する工程とを含むことを特徴とす
    る請求項１９記載の半導体製造方法。
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