JPH0391247A - Ｍｏｓｆｅｔ空乏デバイス - Google Patents

Ｍｏｓｆｅｔ空乏デバイス

Info

Publication number
JPH0391247A
JPH0391247A JP2224163A JP22416390A JPH0391247A JP H0391247 A JPH0391247 A JP H0391247A JP 2224163 A JP2224163 A JP 2224163A JP 22416390 A JP22416390 A JP 22416390A JP H0391247 A JPH0391247 A JP H0391247A
Authority
JP
Japan
Prior art keywords
gate
source
channel
region
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2224163A
Other languages
English (en)
Inventor
Mark F Henderson
マーク・エフ・ヘンダーソン
John R Schlais
ジョン・アール・シュライス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delco Electronics LLC
Original Assignee
Delco Electronics LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Delco Electronics LLC filed Critical Delco Electronics LLC
Publication of JPH0391247A publication Critical patent/JPH0391247A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般に集積回路の製造技術に関する。
更に詳しくは例えば米国特許第４．５９９，７８９号に
開示の如く請求項や項部文中に明示されているように金
属−酸化均一半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）内に形成されたＰ−チャンネル空乏式デバイスに係
わる。
［従来の技術］ 金属−酸化物一半導体（ＭＯＳ）の単結晶半導体集積回
路技術において、電界効果トランジスタ（ＦＥＴ’ｓ）
はその基本的な構成要素であると共に能動的かつ受動的
構成要素として機能する。
ＭＯ８Ｆ・ＥＴ’ｓの各々にはＰ−形チヤンネルもしく
はｎ−形チヤンネルが形成されている。これ等のトラン
ジスタデバイスを空乏式で時々駆動させることが望まし
い。典型的に空乏が発生するのは該チャンネルに適切な
種（ｓｐｅｃｉｅｓ）で濃密にドープされ、わかり易く
言えば該ＦＥＴのソースとドレインとの各領域間のチャ
ンネル中に電気的な短絡が生じる。このため該デバイス
はたとえ一つのゲートに対する印加電圧がゼロであって
も「オン」となる。
このような空乏式は、該トランジスタの閾電圧に影響を
及ぼす。閾電圧とは該チャンネルを越える電子の電荷キ
ャリヤの移動度のための印加電圧のことである。該トラ
ンジスタの閾電圧はチャンネル領域又は空乏ゾーンにつ
いてのドーピング密度のみならずゲートとシリコン基板
との間の関係、酸化物の膜厚と誘電率との間の関係及び
表面での電荷密度と酸化物中に分布した電荷との間の関
係におけるそれぞれの仕事関数の差異を含む多くのＦＥ
Ｔ特性によって決まる。
一般的に空乏が原因となるようなデバイス閾値電圧の変
化は、該デバイスのチャンネル中にドーパントを別々に
注入することにより達成させることが望ましい。これに
は追加の形成工程及び各マスクを要求する。特にデバイ
スの空乏ゾーンはチャンネル領域に適切な種を注入して
該空乏ゾーンを作るそれぞれのイオン注入法によりなさ
れるのが典型的である。前記指摘の如くこの方法に関す
る一つの欠点は一般的にマスク段階と注入段階との追加
がこの空乏ゾーンを形成するために必要となることであ
る。電子産業界では広く知られているように処理工程数
、特にマスキングとアラインメントの諸手順を要する処
理工程数を最小にするか又は緩和することが望ましい。
従ってこれ等のデバイスを形成するための従来的マスキ
ング方法と注入方法に関係する追加の処理段階を必要と
しないでＭＯ８ＦＥＴデバイス内に空乏デバイスを形成
するための方法を提供することが望ましい。もしこのよ
うな従来の諸方法が現在使用されている処理段階と両立
し得るものとすれば望ましい。
［発明の要約コ 本発明に従かいＭＯＳＦＥＴ内におけるＰ−チャンネル
空乏デバイスは請求項１の特徴部分に特定された形状に
より特徴付けられる。本発明の目的はＰ−チャンネル空
乏デバイスの提供並びにこのようなデバイスを形成する
方法を提供することにある。
本発明の他の目的はマスキング段階、注入段階又は処理
段階を増やさないで従来のＣＭＯ８製法により、ポリシ
リコン抵抗体を有するこのようなデバイスが形成される
ことである。本発明の好適な実施例に従がってこれ等の
目的その他の目的及び効果は下記のようにして達成され
る。
本発明は一つのＭＯＳＦＥＴ内のＰ−チャンネル空乏デ
バイスと同デバイスを形成するための方法を包含する。
該Ｐ−チャンネル空乏デバイスはシリコン基板のような
適切な基板内のＮ−ウェル領域、前記Ｎ−ウェル領域内
のＰ＋ソース領域とＰ＋ドレイン領域及びＰ−ポリシリ
コンゲート領域とを具備して成る。
本発明の好適な実施例に従がい該Ｐ−チャンネル空乏デ
バイスを形成するための好適な方法は下記段階を包含す
る。従来のＣＭＯ８技術を利用して該デバイスのポリシ
リコン抵抗体を形成するために用いる抵抗体マスクはそ
のＰ−形ゲートをマスクする。それゆえ該Ｐ−形ゲート
は低抵抗Ｎ−形ポリシリコンゲート及び相互接続領域と
の形成のために用いる正規の（ノーマル）高濃度リン拡
散を受けない。このリンドーピング後に、該抵抗体マス
クを除去し、Ｎ＋ソース／ドレインマスクが適用される
。該Ｎ＋ソース／ドレイン領域が注入されて形成される
と該Ｎ＋マスクが除去され次にＰ＋マスクが用いられる
。ここで該Ｐチャンネルデバイスの低濃度ドーピングさ
れたゲートはＰ十不鈍物を高濃度にカウンタードーピン
グされ、一方、Ｐ＋ソース及びドレイン領域の形成中に
該Ｐ−ゲートはホウ素でカウンタードーピングされる。
Ｐ＋ソースとＰ＋ドレイン各領域のドーピング工程中に
おいて前にドーピングされなかった該ポリシリコンゲー
トはドーピングされてＰ−導電形として特徴付けられる
。その結果形成されるデバイスは一つのＰ−チャンネル
空乏デバイスと類似して働き、約＋２５０ミリボルトの
閾電圧に対して約＋１ボルト又はそれ以上の閾電圧の変
化で特徴付けられる。
この空乏デバイスの形成はポリシリコン抵抗体を有する
正規のＣＭＯ３処理工程を利用することにより達成され
る。処理中、ポリシリコン抵抗体の形成に用いる抵抗体
マスクは、一方では又ｐ−チャンネルポリシリコンゲー
トの通常の（ノーマル）リンドーピングをブロックする
ために用いられる。そこで該Ｐ＋ソースとＰ＋ドレイン
各領域の注入動作中に該ゲートは引き続きカウンタード
ープされる。本発明の場合、空乏注入は使用されずに、
これにより該空乏デバイスの形成に関係するマスキング
段階と注入段階の追加を軽減することになる。
本発明の技術は又ｎ−チャンネル空乏デバイスに利用で
きることである。その結果形成されるｎ−チャンネル空
乏デバイスは、わずかな正の閾値電圧シフトを構成し、
そこで比較器型デバイスとして用いることができる。
本発明における他の目的と効果は以下の詳細な説明から
更によく理解されよう。
［実　施　例］ ＭＯＳＦＥＴ中にＰ−チャンネル空乏デバイス１０が形
成される。第１図に示すように該Ｐ−チャンネル空乏デ
バイス１０はシリコン基板のような適切な基板１２と該
基板１２の中に拡散されたＮ−ウェル領域１４と、Ｐ十
導電形になるようにドープされているそれぞれのソース
及びドレイン領域１Ｂ。
１８と、Ｐ−導電形になるべく適切にドープされたポリ
シリコンゲート２０とを含む。その結果、形成された構
造体１０は空乏注入が使用されて約１ボルトの閾値電圧
により特徴付けられる従来方法に従がって形成された空
乏デバイスと類似して作用する。従来のゲート酸化物２
２、フィールド酸化物２４そして相補形ｎ−チャンネル
トランジスタ２６はまた存在している。
わかりやすく言えば、Ｐ−形ポリシリコンゲート２０に
おける規定の濃密なリンドーピングを遮断する目的で該
ポリシリコン抵抗体のブロック形成に用いる抵抗体マス
クを使用することによって従来のＰ−チャンネルＭＯ８
ＦＥＴは、一つの空乏形デバイスに変換される。そこで
該Ｐチャンネルデバイスがその規定のＰ＋ソース／ドレ
イン注入を受けるときに該ポリシリコンゲート２０には
ホウ素がドープされてＰ−形導電性を表わすようになる
。添加する種と相対的な濃度の違いはＰチャンネルゲー
ト閾値には（もとのゲート注入ドーズに依存する）約１
．０ボルトから１．５ボルトのかなりの正のオフセット
を生じる。その結果数デバイスは約＋２５０ミリボルト
の閾電圧により特徴付けられる。在来型のＰ−チャンネ
ルデバイスは約−７５０ミリボルトの閾電圧により特徴
付けられる。デバイスのＰ−チャンネルポリシリコンゲ
ート２０はソース１６に電気的に接続され、Ｖｇｓ＝Ｏ
Ｖの状態となり、その結果数ゲートは空乏負荷となる。
Ｐ−チャンネル空乏デバイスを形成するための好適な方
法は下記の通りである。第２図に示すように先ず従来の
諸製法を利用してＮ−ウェル領域１４が単結晶シリコン
のような適切な基板１２内に形成される。ゲート酸化物
２２とフィールド酸化物２４の双方も又従来方法により
既に形成しである。
第３図に示すようにポリシリコン３２のブランケット層
が至る所に析出される。次に抵抗体注入が該ポリシリコ
ン３２のブランケット層にドーピングすることにより供
給される。該ポリシリコン３２にはリンの従来投与量が
ドープされその結果平方当り約７５０オーム抵抗を表わ
すＮ−一形導電性を有する該ポリシリコン層３２となる
。
第４図に示すように低温度酸化物の各領域３４は従来方
法で析出されてパターン化される。この方法は先ず一層
の低温度酸化物を析出し該酸化物を焼きしめてからホト
レジスト抵抗体マスクを析出し、該低温度酸化物のパタ
ーン化領域を保存するために、ホトレジスト・ストリッ
プを伴ない、保護されていない低温度酸化物層を介して
フッ化水素酸エッチを使って該マスクにパターンを形成
することにより達成される。該低温度酸化物の領域３４
でマスクされていない領域それぞれにはリンの拡散が該
Ｎ−−形ポリシリコン層３２を平方当り約３０オーム抵
抗を表わすＮ十形導電性領域３６に変えるために使用さ
れる。
第５図に示すように引き続き該低温度酸化物のパターン
形成された各領域は従来のフッ化水素酸酸化物のエツチ
ングバック工程を利用して除去される。これによりＮ＋
ポリシリコン３６とＮ−−ポリシリコン３２との隣接す
る部分を有する一つの抵抗体構造物となる。
該ポリシリコンゲート領域３８と４０とが第６図に示す
ように次に形成される。該ポリシリコン層３２は適切な
ホトレジストでマスクされ従来方法でエツチングが施こ
されてから次には該ホトレジストが剥離される。該Ｎ−
ウェル領域Ｌし上方のＮ−−ゲート４０と対応するｎ−
チャンネルトランジスタ２６となる。
いまや、第７図に示すように、ソース及びドレイン領域
２８と３０は対応するｎ−チャンネルトラン１ ジスタ２６に形成されている。最初に、ホトレジストマ
スク４２はＮ−ウェル領域１４上のＮ−−ゲート４０を
マスクするように析出されそしてパターン化される。続
いて該Ｎ＋ソース領域とＮ＋ドレイン領域２８及び３０
はマスクされていない状態にある該Ｎ−チャンネルトラ
ンジスタ２Ｂのソースとドレイン各領域の中にリン又は
他の適切なドーパントを注入して形成される。Ｎ＋ソー
ス及びドレイン領域２８及び３０はＮ＋アゲート８によ
りセルフ・アラインメントされる。この工程中、Ｐ−チ
ャンネルデバイス中のＮ−ウェル領域１４上にあるＮゲ
ート４０は何らのドーパントも受けないようマスクされ
る。最後にホトレジストマスク４２が除去される。
第８図に示すようにＰ−チャンネルソース１６とドレイ
ンＩ８とは又該当するゲート２０を適切にドーピングし
ている間に形成される。これは従来のホトレジストマス
ク４４を使用してｎ−チャンネルトランジスタ２６を最
初にマスキングすることにより達成される。次にＰ＋ソ
ース領域とドレイン領域２ １６及び１８は、ホウ素を適量注入して形成され、その
結果平方当り約王００オーム抵抗を有する。先にＮ−一
形導電性であったポリシリコンＰ−チャンネルゲート２
０はホウ素ドーピングを受け、そして平方当りほぼ３０
０オームの抵抗を有するＰ−形導電性により特徴付けら
れるようになる。それから、ｎ−チャンネルトランジス
タ２６を保護するホトレジスト４４が除去される。
その結果形成される構造物を第１図に示す。
Ｐ−チャンネル空乏デバイス１０は閾電圧が約＋　２５
０　ミリボルトで約１．０ボルトから１．５ボルトの範
囲で変化する空乏形デバイスと類似して動作する。ｎ−
チャンネルトランジスタ２６は約＋７５０ミリボルトの
従来の閾電圧により特徴付けられる。
本発明では、空乏注入は利用されてなく、それによって
空乏デバイス形成に伴なうマスキング段階と注入段階の
追加を除去する。
本発明の教示は又、ｎ−チャンネルデバイスにも利用で
きる。その結果形成されるｎ−チャンネルデバイスはわ
ずかな正の閾電圧を形成し、そこで比較器型デバイスと
して利用できる。ｎチャンネルデバイスにとって、抵抗
体マスクはゲートにおける正規の濃密リンドーピングを
ブロックするために使用される。次にゲートは正規のＮ
＋ソース・ドレイン注入でカウンタードープされる。ノ
ーマル・ゲートからのドーピングレベル差だけ、比較的
小さいが一定のオフセットが生成される。そこでこのデ
バイスは比較器応用に使用できることが予知できる。
本発明において、空乏形デバイスは従来のＣＭＯ８技術
と処理工程を利用し、追加のマスキング段階及び注入段
階なしに形成できる。本発明には好適な諸実施例につい
て説明しであるが例えばドーパント処理技術を代用した
り又はｎ−チャンネルデバイスに類似する工程を特徴す
る請求の範囲によってのみ規制されるものである。
【図面の簡単な説明】
第１図ないし第８図は本発明に従かったＰ−チャンネル
空乏デバイスを形成するための好適な処理工程を示す図
である。 ｌＯ・・・Ｐ−チャンネル空乏デバイス１２・・・基板
１４・・・Ｎ−ウェル領域１６・・・ソース領域　　　
　１８・・・ドレイン領域２２・・・ゲート酸化物　　
　２４・・・フィールド酸化物８０・・・Ｎ＋ソース領
域 ３２・・・Ｎ−一形ポリシリコン層 ３６・・・Ｎ十形導電性領域　３８・・・Ｎ＋アゲート
０・・・Ｎ−−ゲート ５

Claims (1)

  1. 【特許請求の範囲】 １、適切な基板（１２）内に導電形Ｎ−ウェル領域（１
    ４）と、前記Ｎ−ウェル領域（１４）内におけるＰ＋導
    電形のソース（１６）及びドレイン（１８）各領域と、
    Ｐ−導電形のポリシリコンゲート領域（２０）とを含ん
    で成るＭＯＳＦＥＴ内のＰ−チャンネル空乏デバイス（
    １０）において、前記空乏デバイス（１０）の閾電圧が
    約＋２５０ミリボルトとなることを特徴とするＰ−チャ
    ンネル空乏デバイス。 ２、適切な基板（１２）内に、導電形Ｎ−ウェル領域（
    １４）を形成する段階と、Ｎ−一導電形を特徴とする前
    記Ｎ−ウェル領域（１４）上方にポリシリコンゲート（
    ４０）をイオン形成する段階と、前記Ｎ−ウェル領域（
    １４）にホウ素を注入してＰ＋形導電性のソース（１６
    ）及びドレイン（１８）各領域を形成すると同時に前記
    ゲート（４０）にカウンタードー（４０）をＰ−形導電
    性の特徴を有するゲート（２０）に変化させることを特
    徴とする請求項１に従ってＭＯＳＦＥＴ内にＰ−チャン
    ネル空乏デバイスを形成する方法。
JP2224163A 1989-08-24 1990-08-24 Ｍｏｓｆｅｔ空乏デバイス Pending JPH0391247A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US39956589A 1989-08-24 1989-08-24
US399565 2009-03-06

Publications (1)

Publication Number Publication Date
JPH0391247A true JPH0391247A (ja) 1991-04-16

Family

ID=23580037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2224163A Pending JPH0391247A (ja) 1989-08-24 1990-08-24 Ｍｏｓｆｅｔ空乏デバイス

Country Status (3)

Country Link
EP (1) EP0414400B1 (ja)
JP (1) JPH0391247A (ja)
DE (1) DE69006978T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0561469A3 (en) * 1992-03-18 1993-10-06 National Semiconductor Corporation Enhancement-depletion mode cascode current mirror
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
EP0637073A1 (en) * 1993-07-29 1995-02-01 STMicroelectronics S.r.l. Process for realizing low threshold P-channel MOS transistors for complementary devices (CMOS)
DE69433949T2 (de) * 1993-12-07 2005-09-08 Infineon Technologies Ag Verfahren zur Herstellung von MOSFETS mit verbesserten Kurz-Kanal Effekten
US5851889A (en) * 1997-01-30 1998-12-22 Advanced Micro Devices, Inc. Semiconductor gate conductor with a substantially uniform doping profile having minimal susceptibility to dopant penetration into the underlying gate dielectric
JPH10247725A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE10206375A1 (de) * 2002-02-15 2003-06-26 Infineon Technologies Ag Integrierte, abstimmbare Kapazität

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6194370A (ja) * 1984-10-16 1986-05-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6194370A (ja) * 1984-10-16 1986-05-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0414400A2 (en) 1991-02-27
DE69006978D1 (de) 1994-04-07
EP0414400A3 (en) 1991-04-03
EP0414400B1 (en) 1994-03-02
DE69006978T2 (de) 1994-06-09

Similar Documents

Publication Publication Date Title
US4745079A (en) Method for fabricating MOS transistors having gates with different work functions
US4319395A (en) Method of making self-aligned device
KR930010121B1 (ko) 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정
US5021356A (en) Method of making MOSFET depletion device
US4395726A (en) Semiconductor device of silicon on sapphire structure having FETs with different thickness polycrystalline silicon films
US4525920A (en) Method of making CMOS circuits by twin tub process and multiple implantations
US4703552A (en) Fabricating a CMOS transistor having low threshold voltages using self-aligned silicide polysilicon gates and silicide interconnect regions
US5397715A (en) MOS transistor having increased gate-drain capacitance
EP0166167B1 (en) A process for manufacturing a semiconductor device comprising p-channel and n-channel misfets
US4562638A (en) Method for the simultaneous manufacture of fast short channel and voltage-stable MOS transistors in VLSI circuits
US5190888A (en) Method for producing a doped polycide layer on a semiconductor substrate
US5013678A (en) Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones
US4639274A (en) Method of making precision high-value MOS capacitors
US6514824B1 (en) Semiconductor device with a pair of transistors having dual work function gate electrodes
US4212683A (en) Method for making narrow channel FET
JP2000077613A (ja) 半導体装置の製造方法
US4075754A (en) Self aligned gate for di-CMOS
US6027964A (en) Method of making an IGFET with a selectively doped gate in combination with a protected resistor
US5316960A (en) C-MOS thin film transistor device manufacturing method
US4713329A (en) Well mask for CMOS process
US6136616A (en) Method of forming semiconductor devices using gate electrode dimensions and dopant concentration for controlling drive current strength
JPH0391247A (ja) Ｍｏｓｆｅｔ空乏デバイス
KR920010316B1 (ko) 반도체장치의 제조방법
US6362034B1 (en) Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field
JPH05183164A (ja) 半導体素子