DE10206375A1 - Integrierte, abstimmbare Kapazität - Google Patents

Integrierte, abstimmbare Kapazität

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Abstract

Es ist eine integrierte, abstimmbare Kapazität angegeben, welche auf einem MOS-Transistor basiert. Zur Verbesserung der Linearitätseigenschaften der Abstimmkennlinie des Varaktors ist vorgesehen, das Gate-Gebiet teilweise mit Leitfähigkeitstyp p und teilweise mit Leitfähigkeitstyp n zu dotieren. Weiterhin ist vorgesehen, Gate- und Source/Drain-Gebiete nicht einander überlappend vorzusehen, sondern voneinander in horizontaler Ebene zu beabstanden. Hierdurch ist bei geringem Serienwiderstand ein größeres Variationsverhältnis erzielt. Der Varaktor ist bevorzugt bei LC-VCOs anwendbar.

Description

  • Die vorliegende Erfindung betrifft eine integrierte, abstimmbare Kapazität.
  • Abstimmbare Kapazitäten im vorliegenden Sinne werden auch als Varaktoren oder als Kapazitätsdioden bezeichnet. Derartigen Bauelementen liegt das Funktionsprinzip zugrunde, daß die Sperrschichtkapazität einer Diode oder die Raumladungszone bei einer Metal Oxide Semiconductor(MOS)-Struktur von einer angelegten Gleichspannung abhängig ist.
  • Abstimmbare Kapazitäten werden beispielsweise in spannungsgesteuerten LC-Oszillatoren angewendet, bei denen ein LC- Schwingkreis vorgesehen ist, der normalerweise eine Festwert- Induktivität sowie eine Kapazität mit verstellbarem Kapazitätswert umfaßt. Durch Zuführen einer variablen Abstimmspannung kann der Kapazitätswert verstellt werden, so daß sich insgesamt die Schwingfrequenz des Oszillators abstimmen läßt.
  • Um einen möglichst großen Frequenzbereich abdecken zu können, ist es wünschenswert, abstimmbare Kapazitäten mit einem großen Abstimmbereich einsetzen zu können. Hierfür benötigen die abstimmbaren Kapazitäten ein möglichst großes Variationsverhältnis, welches als Quotient aus größter zu kleinster einstellbarer Kapazität definiert ist.
  • Weiterhin ist es wünschenswert, daß derartige, abstimmbare Kapazitäten einen geringen Serienwiderstand haben, wodurch die erzielbare Güte erhöht wird. Außerdem ist eine gute Linearität derartiger Bauelemente gewünscht. Hierdurch wird das Phasenrauschen eines spannungsgesteuerten Oszillators günstig beeinflußt.
  • In dem Dokument J. Kucera, "Wideband BiCMOS VCO for GSM/UMTS Direct Conversion Receivers", Proceedings of the 2001 ISSCC, New York, February 2001, ist eine Kapazitätsdiode angegeben, welche in bipolaren oder in BiCMOS-Prozessen hergestellt wird, jedoch zusätzliche Prozeßschritte im Vergleich zur kostengünstigeren Herstellung in CMOS erfordert.
  • In dem Dokument P. Andreani, "On the use of MOS varactors in RF VCOs, IEEE JSSC Vol. 35, No. 6, pp. 905-910, June 2000, sind MOS-Transistoren als Kapazitätsdioden dadurch zu verwenden, daß bei CMOS-Prozessen die vorhandenen Source-/Drain- Junction-Dioden eingesetzt werden. Alternativ wird die Gate- Kapazität der MOS-Transistoren als abstimmbare Kapazität eingesetzt.
  • Es ist Aufgabe der vorliegenden Erfindung, eine abstimmbare Kapazität anzugeben, bei der die Linearitätseigenschaften verbessert sind.
  • Erfindungsgemäß wird die Aufgabe gelöst durch eine abstimmbare Kapazität, aufweisend
    • - einen Halbleiterkörper,
    • - zumindest ein Source-/Drain-Gebiet, das in dem Halbleiterkörper angeordnet ist, und
    • - einen auf dem Halbleiterkörper angeordneten Schichtenstapel, mit einer isolierende Schicht und einem auf der isolierenden Schicht angeordneten Gate-Gebiet, das Gate- Gebiet umfassend ein erstes Teilgebiet von einem ersten Leitfähigkeitstyp und ein zweites Teilgebiet von einem zweiten Leitfähigkeitstyp.
  • Der angegebenen integrierten, abstimmbaren Kapazität liegt das Prinzip zugrunde, das Gate-Gebiet teilweise mit einem ersten Leitfähigkeitstyp und teilweise mit einem zweiten Leitfähigkeitstyp auszubilden. Damit ist der Vorteil verbunden, daß der Aufbau der integrierten abstimmbaren Kapazität wie bei einem herkömmlichen MOS-Transistor ausgeführt sein kann.
  • Bei Verwendung eines entgegengesetzten Dotierungstyps in jeweiligen Teilbereichen des Gate-Gebiets ist mit zusätzlichem Vorteil erreicht, daß der Verlauf der Kapazität in Abhängigkeit von der Spannung gleichmäßiger erfolgt und die Linearität des Varaktors erhöht wird.
  • Die Verbesserung der Linearitätseigenschaften ist bei MOS- Varaktoren gemäß vorliegendem Prinzip dadurch begründet, daß die Übergangsspannung, bei der ein Übergang von einer Ladungsträgerverarmung zu einer Inversion bzw. Akkumulation erfolgt, mit der Flachbandspannung verknüpft ist und in einem schmalen Spannungsbereich erfolgt.
  • Bevorzugt sind zwei Source-/Drain-Gebiete in dem Halbleiterkörper angeordnet.
  • Sind das Gate-Gebiet und das Gebiet unterhalb des Gates, also zwischen den beiden Source-/Drain-Gebieten im Halbleiterkörper vom gleichen Dotierungstyp, so ist die Flachbandspannung und somit die Übergangsspannung zur Akkumulation bei etwa 0 V. Bei entgegengesetztem Dotierungstyp zwischen dem Gate- Gebiet und dem Gebiet unterhalb des Gates im Halbleiterkörper zwischen den Source-/Drain-Gebieten liegen die Flachbandspannung und die Übergangsspannung zur Akkumulation bei betragsmäßig etwa 1 V. In entsprechender Weise verschiebt sich die Einsatzspannung, das heißt die Übergangsspannung zur Inversion der Ladungsträger.
  • Die Überlagerung der durch diese beiden Effekte geprägten, stufenförmigen Kennlinienverläufe bewirkt, daß die Linearität von erfindungsgemäßen Varaktoren deutlich verbessert ist.
  • Die als Gate-Gebiet in MOS-Technologie üblicherweise vorgesehenen Materialien wie beispielsweise polykristallines Silizium, das sogenannte Polysilizium, sind zur Herstellung einer ausreichend guten Leitfähigkeit üblicherweise ohnehin dotiert, so daß der zur Herstellung eines Gegenstands gemäß vorliegendem Prinzip erforderliche Aufwand äußerst gering ist.
  • Gate-Teilgebiete von unterschiedlichem Leitfähigkeitstyp sind auf dem Halbleiterkörper bevorzugt nebeneinander, nicht übereinander angeordnet.
  • Gemäß einer bevorzugten Ausführung der Erfindung weist die integrierte, abstimmbare Kapazität eine Fingerstruktur auf mit zumindest zwei parallel angeordneten, in einer Vorzugsrichtung ausgedehnten Gate-Teilgebieten, von denen eines als erstes Teilgebiet vom ersten Leitfähigkeitstyp ausgebildet ist und ein weiteres als zweites Teilgebiet vom zweiten Leitfähigkeitstyp ausgebildet ist.
  • Die derartige Aufteilung des Gate-Gebiets des Varaktors auf zwei Teilgebiete von unterschiedlichem Leitfähigkeitstyp erfolgt bevorzugt derart, daß bei einer Ausführung des Varaktors in einer Fingerstruktur einzelne Transistorfinger beziehungsweise Varaktorfinger jeweils unterschiedlich dotierte Gate-Bahnen haben.
  • Transistoren und Varaktoren für Hochfrequenzanwendungen werden üblicherweise in einer Fingerstruktur ausgeführt, das heißt, daß mehrere langgestreckte Einzeltransistoren oder Einzelvaraktoren, welche parallel zueinander angeordnet sind, elektrisch als Parallelschaltung verbunden sind. Dabei sind einander zugeordnete Gate-Gebiete sowie einander zugeordnete Source-/Drain-Gebiete miteinander elektrisch verbunden.
  • Die parallel zueinander angeordneten Gate-Teilgebiete, welchen jeweils Source-/Drain-Bahnen zugeordnet sind, welche ebenfalls bevorzugt parallel verlaufen, sind bevorzugt so dotiert, daß benachbarte Gate-Teilgebiete oder -finger einen verschiedenen Leitfähigkeitstyp aufweisen. Beispielsweise sind die erste, dritte, fünfte etc. Gate-Bahn p-dotiert und die zweite, vierte, sechste etc. Gate-Bahn n-dotiert.
  • Bevorzugt sind das Gate-Gebiet und die vom Gate-Gebiet umfaßten Gate-Teilgebiete als polykristalline Siliziumschicht ausgebildet, welche auch als Polysilizium bezeichnet wird. Ein derartiges Polysilizium-Gate-Gebiet, welches auch als Poly- Gate bezeichnet wird, ist üblicherweise ohnehin von einem Leitfähigkeitstyp vordotiert, um eine ausreichend gute Leitfähigkeit der Gate-Elektrode zu erzielen. Die bisher bekannte einheitliche Dotierung aller Gate-Bahnen aller Transistorfinger von einem gleichen Leitfähigkeitstyp ist gemäß vorliegendem Prinzip ersetzt durch eine Aufteilung des Gate-Gebiets in Teilgebiete vom ersten und Teilgebiete vom zweiten Leitfähigkeitstyp.
  • Die Grenzflächen zwischen n-dotierten und p-dotierten Gate- Teilgebieten, das heißt zwischen Gate-Teilgebieten von unterschiedlichem Leitfähigkeitstyp, sind bevorzugt in den Verbindungsstegen angeordnet, welche die einzelnen Gate-Elektrodenbahnen elektrisch miteinander verbinden und bevorzugt orthogonal zu diesen verlaufen.
  • Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung können im Halbleiterkörper unterhalb des Schichtenstapels und zwischen den Source-/Drain-Gebieten Wannengebiete vorgesehen sein, welche vom ersten oder vom zweiten Leitfähigkeitstyp sind.
  • Zwischen dem Wannengebiet unterhalb des Schichtenstapels, das heißt unterhalb der Gate-Elektrode, und zwischen den beiden Source-/Drain-Gebieten ist bevorzugt je ein elektrisch isolierendes Gebiet angeordnet, welches an das Gate-Gebiet angrenzt oder teilweise unterhalb des Gate-Gebiets angeordnet ist. Derartige, isolierende Gebiete, welche bevorzugt als sogenannte Shallow Trench Isolation(STI)-Gebiete ausgebildet sind, bewirken mit Vorteil eine zusätzliche Vergrößerung des Variationsverhältnisses durch weitere Verringerung parasitärer Kapazitäten.
  • Gemäß einer bevorzugten Weiterbildung des vorliegenden Gegenstands ist der Abstand des Gate-Gebiets von dem oder den Source-/Drain-Gebieten in einer Projektionsebene parallel zur Hauptseite des Halbleiterkörpers größer als Null.
  • Gemäß der beschriebenen Weiterbildung ist in einer Projektionsebene parallel zur Hauptseite des Halbleiterkörpers ein von Null verschiedener Abstand zwischen Gate-Elektrode und Source-/Drain-Gebieten der MOS-Struktur vorgesehen.
  • Somit wird die direkte Kopplung zwischen der Gate-Elektrode und den Source-/Drain-Gebieten aufgehoben und Source-Gebiet und Drain-Gebiet in einem vorbestimmbaren Abstand zum Gate- Gebiet im Halbleiterkörper angeordnet.
  • Zwischen den beiden Source-/Drain-Gebieten und unterhalb des Schichtstapels ist bevorzugt ein bis an die Hauptseite des Halbleiterkörpers heranreichendes, dotiertes Wannengebiet vorgesehen.
  • Bei dieser vorteilhaften Weiterbildung werden parasitäre Überlappkapazitäten vermieden und Randkapazitäten verringert. Dies führt zu einer Erhöhung des Variationsverhältnisses, das heißt des Verhältnisses der maximal zu minimal einstellbaren Kapazität.
  • Vorteilhafterweise ist die beschriebene, abstimmbare Kapazität allein mit den bei Standard-CMOS-Fertigungsprozessen vorgesehenen Prozeßschritten herstellbar.
  • Mit Vorteil ist der Leitfähigkeitstyp der Source-/Drain- Gebiete gleich dem Leitfähigkeitstyp eines zwischen den Source-/Drain-Gebieten angeordneten Wannengebiets. Dabei ist bevorzugt die Dotierstoffkonzentration der Source-/Drain- Gebiete größer als die Dotierstoffkonzentration des Wannengebiets.
  • Das Gate-Gebiet im Schichtenstapel ist bevorzugt als polykristalline Siliziumschicht ausgebildet. Polykristallines Silizium wird auch als Polysilizium bezeichnet.
  • Bei allen beschriebenen abstimmbaren Kapazitäten sind die Source-/Drain-Gebiete bevorzugt elektrisch miteinander verbunden.
  • Die miteinander elektrisch verbundenen Source-/Drain-Gebiete sind bevorzugt mit einem Steuereingang zum Zuführen einer Steuerspannung verbunden, mit dem der Kapazitätswert der vorliegenden abstimmbaren Kapazität eingestellt wird. Das Gate- Gebiet, das heißt die Gate-Elektrode, ist bevorzugt zum Anlegen eines hochfrequenten Signals ausgelegt.
  • Somit ist die beschriebene abstimmbare Kapazität mit Vorteil als Varaktor in LC-Oszillatoren betreibbar.
  • Weitere Einzelheiten und vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
  • Es zeigen:
  • Fig. 1 eine Draufsicht auf eine beispielhafte integrierte abstimmbare Kapazität mit einer Fingerstruktur,
  • Fig. 2 einen Querschnitt durch eine beispielhafte integrierte abstimmbare Kapazität gemäß Fig. 1,
  • Fig. 3 anhand eines Schaubildes den Verlauf einer Kennlinienschar eines Varaktors gemäß Stand der Technik mit n-dotiertem Poly-Gate und n-Wanne unter dem Gate,
  • Fig. 4 das Schaubild gemäß Fig. 3, jedoch für einen Varaktor mit p-dotiertem Poly-Gate und n-Wanne unter dem Gate,
  • Fig. 5 eine Schar von Abstimmkennlinien eines erfindungsgemäßen Varaktors mit n-Wanne unter dem Gate gemäß Fig. 1 und 2 anhand eines Schaubildes,
  • Fig. 6 einen Querschnitt durch einen beispielhaften Varaktor mit Beabstandung von Gate- und Source-/Drain- Gebieten und
  • Fig. 7 den Gegenstand von Fig. 6 mit eingezeichneten konzentrierten Elementen.
  • Fig. 1 zeigt eine integrierte, abstimmbare Kapazität mit einem als Substrat ausgebildeten Halbleiterkörper, welcher vom Leitfähigkeitstyp p vordotiert ist. In den Halbleiterkörper 1 unterhalb des Gate-Gebiets 3, 4 ist eine Wanne 6 vom n- Leitfähigkeitstyp eingebracht. Die Wanne ist dabei mit einer Dotierstoffkonzentration n+ ausgebildet. In den Halbleiterkörper 1, genauer in die n-Wanne 6, sind mehrere, in einer Vorzugsrichtung ausgedehnte, parallel zueinander angeordnete Source-/Drain-Gebiete 2 als Implantationsgebiete eingebracht. Diese Source-/Drain-Gebiete 2 sind von einem n+ -Leitfähigkeitstyp und weisen eine sehr viel höhere Dotierstoffkonzentration als das Substrat 1 auf. Zwischen den Source-/Drain- Gebieten 2 sind parallel zu diesen und ebenfalls in der Vorzugsrichtung ausgedehnte Gate-Gebiete 3, 4 angeordnet, welche abwechselnd vom p-Leitfähigkeitstyp beziehungsweise vom n- Leitfähigkeitstyp sind. In einer kammartigen Struktur sind die beschriebenen p-dotierten Gate-Teilgebiete 3 und die ndotierten Gate-Teilgebiete 4 mit orthogonal zu die en angeordneten und vom p- oder vom n-Leitfähigkeitstyp dotierten Verbindungsgebieten 5 kontaktiert. Die Dotierstoffkonzentration der Source-/Drain-Gebiete 2 ist bedeutend höher als die Dotierstoffkonzentration des Wannengebiets 6.
  • Die Anordnung gemäß Fig. 1 beruht auf einem MOS-Varaktor vom Akkumulations-Typ mit Shallow-Trench-Isolation(STI)-Gebieten zur Verringerung parasitärer Kapazitäten, der jedoch dahingehend weitergebildet ist, daß die Gate-Gebiete 3, 4 bei einer Fingerstruktur abwechselnd n+- und p+-dotiert sind. Hierdurch treten Kapazitätsänderungen aufgrund von Gate- Spannungsänderungen nicht mit einer durch die Übergangsspannung bedingten Stufe auf, sondern die Stufen gemäß n- Polysilizium-Gate und p-Polysilizium-Gate überlagern sich derart, daß eine deutlich verbesserte Linearität des Varaktors erzielt ist.
  • Die Übergangsspannung, bei der der Übergang von Verarmung zu Inversion oder Akkumulation erfolgt, liegt in einem verhältnismäßig engen Spannungsbereich und hängt unmittelbar mit der Flachbandspannung zusammen. Sind Gate-Teilgebiet 4 und Wannengebiet 6 vom gleichen Leitfähigkeitstyp, so liegt die Flachbandspannung und somit die Übergangsspannung zur Akkumulation bei etwa 0 V, bei entgegengesetzter Dotierung zwischen Gate-Teilgebiet 3 und Wannengebiet 6 liegen Flachbandspannung und Übergangsspannung zur Akkumulation bei betragsmäßig ca. 1 V. Analog hierzu verschiebt sich die Einsatzspannung. Der beschriebene Gegenstand kann basierend auf allen Varaktoren, denen eine MOS-Struktur zugrunde liegt, ausgebildet sein.
  • Fig. 2 zeigt einen Querschnitt eines erfindungsgemäßen Varaktors gemäß vorliegendem Prinzip mit einem Halbleiterkörper 1, der als p-Substrat ausgebildet ist, einer darin eingebetteten n-Wanne 6 und mit in der n-Wanne 6 implantierten Source-/Drain-Gebieten 2, welche parallel zueinander verlaufen. Je zwei zueinander parallel verlaufenden Source-/Drain- Gebieten 2 ist ein Gate-Gebiet 3, 4 zugeordnet, welches parallel zu den Source-/Drain-Gebieten 2 und oberhalb des Halbleiterkörpers 1 in einem Schichtenstapel 3, 7; 4, 7 angeord- net ist. Zwischen dem Halbleiterkörper 1 beziehungsweise der n-Wanne 6, die in diesen eingebettet ist, und den Gate- Elektroden 3, 4 ist im Schichtenstapel je eine isolierende Schicht 7 vorgesehen. Unterhalb der Schichtenstapel 3, 7; 4, 7 und zwischen den Source-/Drain-Gebieten 2 reicht die n- Wanne 6 bis zum isolierenden Gebiet 7. Zwischen n-Wanne 6 und Source-/Drain-Gebieten 2 ist je ein weiteres isolierendes Gebiet 8 vorgesehen, welches sowohl an die Source-/Drain- Gebiete 2 als auch an die isolierenden Gebiete 7 angrenzt und als Shallow Trench Isolation(STI)-Gebiet ausgeführt ist.
  • Bei dem Gegenstand gemäß Fig. 1 und 2 sind die Source-/Drain-Gebiete 2 miteinander verbunden und bilden den Abstimmeingang des Varaktors. Der Hochfrequenzanschluß des Varaktors wird von den ebenfalls elektrisch miteinander verbundenen Gate-Gebieten 3, 4 gebildet.
  • Fig. 3 zeigt eine Schar von Abstimmkennlinien eines herkömmlichen Varaktors mit einem Polysilizium-Gebiet als Gate- Elektrode, welches lediglich n-dotiert ist. Dabei ist die Kapazität in Picofarad aufgetragen über der Gatespannung in Volt. Als Scharparameter ist die Abstimmspannung angegeben, welche in Pfeilrichtung von 0 V bis 2,5 V zunimmt in Schritten von 0,5 V. Man erkennt, daß aufgrund des Übergangs von Verarmung zu Akkumulation in einem verhältnismäßig engen Spannungsbereich der beschriebene Kapazitätsverlauf über der Spannung eine Stufe aufweist, demnach verhältnismäßig unlinear verläuft.
  • In Analogie hierzu verhält es sich bei dem Gegenstand gemäß Fig. 4, der ebenfalls ein Schaubild der einer Schar von Abstimmkennlinien, nämlich der Varaktorkapazität in Picofarad aufgetragen über der Gatespannung in Volt zeigt, mit dem Scharparameter Abstimmspannung in Pfeilrichtung zunehmend von 0 bis 2,5 V in 0,5-Volt-Schritten. Auch hier zeigt jede Kennlinie der Kurvenschar einen gering linearen Verlauf mit einer Stufe aufgrund der beschriebenen Gegebenheiten.
  • Fig. 5 zeigt den Verlauf der Abstimmkennlinienschar der Varaktorkapazität in Picofarad, aufgetragen über der Gate- Spannung anhand einer Kurvenschar, bei der die Abstimmspannung von 0 bis 2,5 V in 0,5-Volt-Schritten variiert wird. Der betreffende Varaktor ist in einer Fingerstruktur ausgebildet und umfaßt abwechselnd angeordnete n+- und p+-dotierte Gate- Finger. Man erkennt, daß Kapazitätsänderungen aufgrund von Gate-Spannungsänderungen nicht in einer Stufe, wie bei Fig. 3 und 4, sondern in zwei Stufen auftreten. Hierdurch wird insgesamt die Linearität der Abstimmkennlinie des Varaktors deutlich verbessert.
  • Die Diagramme gemäß Fig. 3 bis 5 sind für einen Akkumulations-MOS-Varaktor in einer n-Wanne angegeben.
  • Fig. 6 zeigt eine integrierte, abstimmbare Kapazität anhand eines vereinfachten Querschnitts in einem Ausschnitt der Draufsicht von Fig. 1 mit einem schwach vordotierten, als p--Substrat ausgebildeten Halbleiterkörper 1, in den ein leicht vordotiertes n--Wannengebiet 6 vom entgegengesetzten Leitfähigkeitstyp eingebracht. Angrenzend an eine Hauptseite 9 des Halbleiterkörpers 1 sind zwei n+-dotierte Source-/Drain- Implantationsgebiete 2 eingebracht. Zwischen diesen Source- /Drain-Gebieten 2 ist ein Schichtenstapel 3, 7 auf der Hauptseite 9 des Halbleiterkörpers 1 aufgebracht, der ein isolierendes Gebiet 7 und ein darüber aufgebrachtes Gate- Polysilizium-Gebiet 3 umfaßt. Die beiden Source-/Drain- Gebiete 2 sind miteinander elektrisch verbunden und bilden den Abstimmeingang A des Varaktors. Der Hochfrequenzanschluß B des Varaktors ist mit dem Gate-Gebiet 3 verbunden.
  • Im Gegensatz zu herkömmlichen MOS-Transistoren, auf denen vorliegender Varaktor beruht, sind bei vorliegendem Gegenstand in einer Projektionsebene, welche parallel zur Hauptseite 9 des Halbleiterkörpers 1 angeordnet ist, die Source-/Drain-Gebiete 2 von dem Gate-Gebiet 3 beabstandet, wobei dieser Abstand mit d bezeichnet ist. Im vorliegenden Ausführungsbeispiel sind die Abstände d gleich groß, was jedoch nicht notwendigerweise der Fall sein muss. Diese Beabstandung von Gategebiet 3 und Source-/Drain-Gebieten 2 durch den Abstand d führt gemäß vorliegendem Prinzip dazu, daß die direkte Kopplung zwischen der Gate-Elektrode 3 und den Source- /Drain-Implantationsgebieten 2 aufgehoben ist. Vielmehr findet sich dazwischen das n--dotiertes Wannengebiet 6 bis zur Oberfläche 9. Hierdurch werden parasitäre Überlappkapazitäten zwischen Gate-Elektrode 3 und Source-/Drain-Gebiet 2 vermieden und zusätzlich Randkapazitäten verringert. Dies führt zu einer deutlichen Vergrößerung des Variationsverhältnisses des vorliegenden Varaktors zusätzlich zu der dem vorliegenden Prinzip eigenen Linearisierung der Abstimmkennlinie.
  • Zur Erläuterung der Verringerung der parasitären Kapazitäten sind in der folgenden Fig. 7, deren Gegenstand in Aufbau und Wirkungsweise dem von Fig. 6 entspricht, die beteiligten, wichtigsten Teilwiderstände und Teilkapazitäten als konzentrierte Elemente eingezeichnet. Das Variationsverhältnis Cmax/Cmin läßt sich angeben als:


  • Die variablen Teilkapazitäten ergeben sich aus der Serienschaltung der Oxidkapazität Cox, also der Kapazität der isolierenden Schicht 7, und der Diffusionskapazität Cd.
  • Als maximal einstellbare Kapazität Cmax,variabel ergibt sich somit die Oxidkapazität Cox, während sich die minimal einstellbare Kapazität Cmin, variabel ergibt aus der Serienschaltung der Oxidkapazität Cox, also der Kapazität der isolierenden Schicht 7, und der minimalen Diffusionskapazität Cd.
  • Man erkennt deutlich, daß durch die Verringerung der Randkapazitäten sowie durch den Wegfall der direkten Kapazitäten zwischen Source-/Drain-Gebieten und Gate-Elektrode zusätzlich zu der wie oben beschriebenen Linearisierung der Kennlinie eine signifikante Vergrößerung des Variationsverhältnisses ermöglicht ist. Dies wiederum ermöglicht das Erzielen eines größeren Abstimm-Frequenzbereichs bei LC-Oszillatoren, bei denen als abstimmbare Elemente Varaktoren gemäß vorliegendem Prinzip eingesetzt sind. Bezugszeichenliste 1 Halbleiterkörper
    2 Source-/Drain-Gebiet
    3 Gate-Gebiet
    4 Gate-Gebiet
    5 Gate-Gebiet
    6 Wannengebiet
    7 isolierende Schicht
    8 Isolationsgebiet, STI
    9 Hauptseite
    Cox Oxidkapazität
    Cd abstimmbare Diffusionskapazität
    Cf,fix Streukapazität fix
    Cf,var Streukapazität variabel
    n erster Leitfähigkeitstyp
    p zweiter Leitfähigkeitstyp

Claims (12)

1. Integrierte, abstimmbare Kapazität, aufweisend
einen Halbleiterkörper (1),
zumindest ein Source-/Drain-Gebiet (2), das in dem Halbleiterkörper (1) angeordnet ist, und
einen auf dem Halbleiterkörper (1) angeordneten Schichtenstapel (3, 7; 4, 7), mit einer isolierende Schicht (7) und einem auf der isolierenden Schicht (7) angeordneten Gate- Gebiet (3, 4), das Gate-Gebiet umfassend ein erstes Teilgebiet (4) von einem ersten Leitfähigkeitstyp (n) und ein zweites Teilgebiet (3) von einem zweiten Leitfähigkeitstyp (p).
2. Kapazität nach Anspruch 1, dadurch gekennzeichnet, daß die integrierte, abstimmbare Kapazität eine Fingerstruktur aufweist mit zumindest zwei parallel angeordneten, in einer Vorzugsrichtung ausgedehnten Gate-Teilgebieten (3, 4), von denen eines als erstes Teilgebiet (4) vom ersten Leitfähigkeitstyp (n) ausgebildet ist und ein weiteres als zweites Teilgebiet (3) vom zweiten Leitfähigkeitstyp (p) ausgebildet ist.
3. Kapazität nach Anspruch 2, dadurch gekennzeichnet, daß benachbarte, parallel angeordnete und in der Vorzugsrichtung ausgedehnte Gate-Teilgebiete (3, 4) jeweils einen unterschiedlichen Leitfähigkeitstyp (n, p) haben.
4. Kapazität nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Gate-Gebiet (3, 4) als Polykristalline Silizumschicht ausgebildet ist.
5. Kapazität nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein weiteres Source-/Drain-Gebiet (2) vorgesehen ist, das in dem Halbleiterkörper (1) angeordnet ist.
6. Kapazität nach Anspruch 5, dadurch gekennzeichnet, daß im Halbleiterkörper (1) unterhalb des Schichtenstapels (3, 7; 4, 7) und die Source-/Drain-Gebiete (2) umfassend ein Wannengebiet (6) vorgesehen ist, welches von dem ersten oder von dem zweiten Leitfähigkeitstyp (n, p) ist.
7. Kapazität nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß im Halbleiterkörper (1) angrenzend an das oder zumindest teilweise unterhalb des Gate-Gebiets (3, 4) und angrenzend an die Source-/Drain-Gebiete (2) je ein elektrisch isolierendes Gebiet (8) angeordnet ist.
8. Integrierte, abstimmbare Kapazität, nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Abstand des Gate-Gebiets (3) von dem zumindest einen Source-/Drain-Gebieten (2) in einer Projektionsebene parallel zur Hauptseite (9) des Halbleiterkörpers größer als Null ist.
9. Kapazität nach Anspruch 8, dadurch gekennzeichnet, daß zwei Source-/Drain-Gebiete (2) vorgesehen sind, die von einem ersten Leitfähigkeitstyp (n) sind und eine erste Dotierstoffkonzentration (n+) aufweisen und daß im Halbleiterkörper (1) unterhalb des Gate-Gebiets (3) und zwischen den Source- /Drain-Gebieten (2) ein Wannengebiet (6) vorgesehen ist, welches vom ersten Leitfähigkeitstyp (n) ist und eine zweite Dotierstoffkonzentration (n) aufweist, welche geringer ist als die erste Dotierstoffkonzentration (n+).
10. Kapazität nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Gate-Gebiet (3) als polykristalline Siliziumschicht ausgeführt ist.
11. Kapazität nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß zwei Source-/Drain-Gebiete (2) vorgesehen sind, die miteinander ein einem Schaltungsknoten verbunden sind.
12. Kapazität nach Anspruch 11, dadurch gekennzeichnet, daß der Schaltungsknoten, an dem die beiden Source-/Drain-Gebiete (2) angeschlossen sind, als Steuereingang (A) zum Zuführen einer Steuerspannung zum Steuern des Kapazitätswerts der abstimmbaren Kapazität ausgelegt ist, und daß das Gate-Gebiet (3) mit einem Anschluß (B) ausgelegt zum Anlegen eines hochfrequenten Signals verbunden ist.
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