TWI801670B - 半導體元件及半導體裝置 - Google Patents
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Abstract
本發明將MOS電容器大電容化。
本發明之半導體元件具備：第1半導體區域、絕緣膜、閘極電極及第2半導體區域。第1半導體區域配置於半導體基板，在表面具備凹部。絕緣膜鄰接地配置於第1半導體區域之表面。閘極電極鄰接地配置於絕緣膜，在與第1半導體區域之間構成MOS電容器。第2半導體區域在半導體基板中鄰接地配置於第1半導體區域且構成為與第1半導體區域相同之導電型，在MOS電容器之充放電時對第1半導體區域供給載子。
Description
本發明係關於一種半導體元件及半導體裝置。詳細而言，本發明係關於一種具備MOS電容器之半導體元件及使用該半導體元件之半導體裝置。
先前，將形成於半導體基板之MOS電容器之半導體元件用作電容器。例如，業界曾使用如下述構造之MOS電容器，即：在構成為p型之井區域之表層部形成有成為下部電極之p+(或n+)型半導體區域，在該半導體區域上介隔著電容絕緣膜形成有上部電極(例如，參照專利文獻1)。
上述之MOS電容器被用作配置於攝像元件之像素且保持基於光電轉換產生之電荷的電荷蓄積部。具體而言，上述之MOS電容器暫時保持藉由對來自被攝體之光予以光電轉換而產生之電荷。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2013-161868號公報
[發明所欲解決之問題]
在上述之先前技術中，由於使用上部電極及下部電極構成為平板狀之平面型MOS電容器，故有難以實現MOS電容器之大電容化之問題。亦即，伴隨著MOS電容器之大電容化而專有面積會增大，而有難以增加每單位面積之電容之問題。
本發明係鑒於上述之問題點而完成者，目的在於使MOS電容器大電容化。
[解決問題之技術手段]
本發明係為了消除上述之問題點而完成者，其第1態樣之半導體元件具備：第1半導體區域，其配置於半導體基板，在表面具備凹部；絕緣膜，其鄰接地配置於上述第1半導體區域之表面；閘極電極，其鄰接地配置於上述絕緣膜，在與上述第1半導體區域之間構成MOS電容器；及第2半導體區域，其在上述半導體基板中鄰接地配置於上述第1半導體區域且構成為與上述第1半導體區域相同之導電型，在MOS電容器之充放電時對上述第1半導體區域供給載子。
又，在該第1態樣中，上述第1半導體區域可具備複數個上述凹部。
又，在該第1態樣中，上述第1半導體區域可具備構成為大致矩形形狀之開口部之上述凹部。
又，在該第1態樣中，上述第1半導體區域可在與上述第2半導體區域之邊界之附近配置上述矩形之短邊。
又，在該第1態樣中，上述第1半導體區域可具備構成為短邊具有小於上述閘極電極之厚度之大致2倍之寬度的上述凹部。
又，在該第1態樣中，上述第1半導體區域可構成為高於1018
/cm3
之雜質濃度。
又，本發明之第2態樣之半導體裝置具備：第1半導體區域，其配置於半導體基板，在表面具備凹部；絕緣膜，其鄰接地配置於上述第1半導體區域之表面；閘極電極，其鄰接地配置於上述絕緣膜，在與上述第1半導體區域之間構成MOS電容器；第2半導體區域，其在上述半導體基板中鄰接地配置於上述第1半導體區域且構成為與上述第1半導體區域相同之導電型，在MOS電容器之充放電時對上述第1半導體區域供給載子；及電子電路，其經由上述閘極電極及上述第2半導體區域供給上述MOS電容器之充放電之電流。
藉由採用此種態樣，而帶來在形成有凹部之區域中將第1半導體區域、絕緣膜及閘極電極積層之作用。設想因凹部所致之第1半導體區域及閘極電極與絕緣膜之界面之擴張。
其次，參照圖式，說明用於實施本發明之形態(以下稱為實施形態)。在以下之圖式中，對同一或類似之部分賦予同一或類似之符號。惟，圖式係示意性圖式，各部之尺寸之比率等未必與現實一致。又，毋庸置疑，圖式相互之間亦然，存在包含彼此之尺寸之關係或比率不同之部分之情形。又，按照以下之順序進行實施形態之說明。
1.第1實施形態(半導體元件之構成)
2.第2實施形態(半導體元件之製造方法)
3.對於攝像元件之應用例
＜1.第1實施形態＞
[半導體元件之構成]
圖1係顯示本發明之第1實施形態之半導體元件之構成例的圖。該圖係顯示MOS電容器100之構成例之平面圖。舉出MOS電容器100為例，針對本發明之半導體元件進行說明。此外，MOS電容器100係申請專利範圍之半導體元件之一例。
該圖之MOS電容器100形成於半導體基板101(未圖示)，具備閘極電極110。該閘極電極110介隔著絕緣膜與形成於半導體基板101之半導體區域(後述之第1半導體區域140)鄰接地配置，而構成電容器。又，在MOS電容器100中，與MOS電晶體同樣地，形成有與源極及汲極分別對應之第2半導體區域103及104。該第2半導體區域103及104可用作電容器之配線(引出線)。在MOS電容器100之周圍配置有分離區域102。此外，該圖之虛線之矩形表示配置於第1半導體區域140之凹部120。該圖之凹部120顯示構成為矩形之槽形狀且配置有複數個之例。
[MOS電容器之剖面之構成]
圖2係顯示本發明之第1實施形態之半導體元件之構成例的圖。該圖係顯示MOS電容器100之構成例之剖視圖，且係沿圖1之A-A’線之剖視圖。該圖之MOS電容器100具備：半導體基板101、分離區域102、第1半導體區域140、絕緣膜130、閘極電極110、及第2半導體區域103及104。又，在該圖中記載有與MOS電容器100一起構成半導體裝置1之電子電路200。
半導體基板101係供形成MOS電容器100之半導體區域之半導體之基板。該半導體基板101例如可由矽(Si)構成。在形成於半導體基板101之井區域形成有第1半導體區域140、第2半導體區域103及104等。方便上，設想該圖之半導體基板101為構成為p型之井區域者。該圖之半導體基板101可接地。具體而言，可經由用於自半導體基板101之表面連接於井區域之井觸點連接於接地線。
分離區域102係在半導體基板101中將MOS電容器100之區域分離者。藉由配置該分離區域102，而可將形成於半導體基板101之另一半導體元件與MOS電容器100電性分離。該圖之分離區域102設想由STI(Shallow Trench Isolation，淺溝渠隔離)構成之分離區域102。亦即，分離區域102可由被埋入形成於半導體基板101之溝渠之氧化矽(SiO2
)構成。此外，分離區域102例如可由LOCOS(Local Oxidation of Silicon，矽局部氧化)構成。
第1半導體區域140係配置於半導體基板101且構成MOS電容器100之電極者。該圖之第1半導體區域140例如構成為n型之半導體區域。又，在該圖之第1半導體區域140中配置有在圖1中所說明之凹部120。對於該凹部120，可使用形成於第1半導體區域140之具有大致矩形形狀之開口部之槽(溝渠)。又，該凹部120可在第1半導體區域140配置1個或複數個。又，該圖係顯示構成為大致矩形之剖面之凹部120之例者。
絕緣膜130係構成MOS電容器100之介電層之絕緣物之膜。該絕緣膜130鄰接地配置於第1半導體區域140。絕緣膜130例如可由SiO2
等之氧化物或氮化矽(SiN)等之氮化物構成。
閘極電極110係鄰接地配置於絕緣膜130之電極。該閘極電極110介隔著絕緣膜130與第1半導體區域140對向地配置，而構成MOS電容器。又，如該圖所示般，在閘極電極110中，構成為將殘留在絕緣膜130之表面之凹部120掩埋之形狀。閘極電極110例如可由摻雜有施體(P、As等)或受體(B等)之多晶矽構成。
如該圖所示，絕緣膜130構成為具有小於第1半導體區域140之凹部120之寬度之1/2之厚度。藉此，即便在絕緣膜130覆蓋第1半導體區域140之凹部120之表面而配置後，仍可設為在絕緣膜130之表面殘留凹部之形狀。又，凹部120可以閘極電極110之厚度為基準規定形狀。具體而言，凹部120可構成為具有小於閘極電極110之厚度之大致2倍之寬度。其原因係可將閘極電極110之表面更平坦化之故。此外，如前述般，在將凹部120構成為矩形形狀之開口部時，可將凹部120之短邊構成為具有小於閘極電極110之厚度之大致2倍之寬度。
如此，藉由在第1半導體區域140形成凹部120，且將絕緣膜130埋設於凹部120，而可增大由第1半導體區域140及閘極電極110形成之電容器之表面積。藉此，可增加MOS電容器100之靜電電容。可增大MOS電容器100之每單位面積之電容。
此外，凹部120之形狀並不限定於此例。例如，也可使用構成為橢圓形狀之開口部之凹部120。又，也可使用具有經倒角之角部或帶有圓角之角部的矩形形狀之凹部120。毋庸置疑，即便於在形成凹部120時矩形形狀之角部等變形之情形下，仍相當於本發明之凹部120。
第2半導體區域103及104係鄰接地配置於第1半導體區域140之半導體基板101之擴散區域。該第2半導體區域103及104在MOS電容器100之充放電時對第1半導體區域140供給載子。亦即，可視為連接於第1半導體區域140之配線。又，第2半導體區域103及104可構成為與第1半導體區域140相同之導電型。藉此，可降低與第1半導體區域140之連接部之電阻。在該圖之MOS電容器100中，構成為與第1半導體區域140相同之n型。又，藉由設為利用第2半導體區域103及104夾持第1半導體區域140之形狀，而可使第1半導體區域140之電流分流，而可低電阻化。又，由於可設為與形成於半導體基板101之MOS電晶體相同之構成，故可利用共通之製造工序形成MOS電容器100。
此外，MOS電容器100之構成並不限定於此例。例如，也可使用構成為p型之第1半導體區域140以及第2半導體區域103及104。又，也可應用成為與上述之第1半導體區域140以及第2半導體區域103及104相同之導電型的n型之井區域之半導體基板100。
電子電路200係將MOS電容器100用作電容器之電路。在該圖中，電子電路200之一端被接地，另一端被連接於閘極電極110。第2半導體區域103及104也同樣地被接地，形成將MOS電容器100及電子電路200串聯連接之電路。對於電子電路200，可使用任意之電路。
[凹部之構成]
圖3及圖4係顯示本發明之第1實施形態之凹部之構成例的剖視圖。圖3及圖4分別係沿圖1之B-B’線及C-C’線之剖視圖。又，圖4係顯示凹部120之長邊方向之構成例之圖。如圖1至圖4所示，構成為矩形形狀之開口部之凹部120可將短邊側配置於第1半導體區域140與第2半導體區域103及104之邊界之附近。亦即，可沿自第2半導體區域103朝向第2半導體區域104之方向配置凹部120。
如前述般，在MOS電容器100之充放電時，自第2半導體區域103及104對第1半導體區域140供給載子。此時，被供給之載子一面在第1半導體區域140中在該圖之橫向方向移動一面被充電或放電。載子會沿凹部120之長邊移動，可實現順滑之載子之移動。與將凹部120之短邊配置於自第2半導體區域103朝向第2半導體區域104之方向之情形相比，可減少因配置凹部120所致之實效性之配線長之增加。可降低配線電阻及寄生電感，而可提高MOS電容器100之高頻特性。在配置多數個凹部120時，發揮更顯著之效果。
此外，MOS電容器100之構成並不限定於此例。例如，可鄰接於閘極電極110而配置側壁，也可在第2半導體區域103及104形成低濃度雜質汲極(LDD：Lightly Doped Drain，輕摻雜汲極)。又，也可採用配置第2半導體區域103及104中任一者之構成。又，也可將其他MOS電晶體之通道區域用作第2半導體區域103及104。
又，例如，也可將凹部120構成為圓柱形狀。又，也可使用錐形形狀(V字形狀)之剖面之凹部120。
[MOS電容器之特性]
圖5係顯示本發明之第1實施形態之MOS電容器之特性之一例的圖。該圖係顯示MOS電容器100之施加電壓(閘極電壓)及電容之關係之圖。該圖之橫軸表示閘極電壓，縱軸表示電容。此外，閘極電壓係以經接地之第1半導體區域140之電壓為基準之電壓。在對第1半導體區域140施加負極性之閘極電壓時，獲得基於絕緣膜130之膜厚或與第1半導體區域140等之間之界面之面積等之形狀與介電常數之值的電容。該區域被稱為蓄積區域。由於該圖之MOS電容器100形成為p型之井區域(半導體基板101)，故在蓄積較高之負極性之閘極電壓時蓄積電洞。
相對於此，在使閘極之施加電壓上升時，呈現依存於閘極電壓之電容特性。具體而言，成為在閘極電壓變化為0 V附近之電壓時，電容降低之特性。其原因係在與絕緣膜130之界面之附近之第1半導體區域140形成空乏層，而實效性之絕緣膜130之膜厚增加之故。之後，若使閘極電壓進一步上升，則降低之電容上升。其原因在與絕緣膜130之界面之附近之第1半導體區域140形成電子濃度上升之表面反轉層之故。隨著閘極電壓之上升而表面反轉層擴大，獲得與蓄積區域之電容大致相同之值之電容。該區域被稱為反轉區域。
在將MOS電容器100使用於一般之電容器之用途時，較佳為在與該圖之蓄積區域及反轉區域對應之施加電壓下使用。其原因係可減少因電容之變化所致之電路特性變化之故。在使用電壓為0 V附近之電壓時，例如，於在使用電壓範圍低至-3.3 V至3.3 V且電容依存於施加電壓之區域中使用之情形下，調整MOS電容器100之特性。具體而言，以蓄積區域或反轉區域與使用電壓範圍重疊之方式調整MOS電容器100之特性。
此時，較佳為將第1半導體區域140設為更高之雜質濃度構成。具體而言，構成為高於1018
/cm3
之雜質濃度。該圖之實線表示第1半導體區域140之雜質濃度較低時之特性，虛線表示第1半導體區域140之雜質濃度較高時之特性。藉由提高第1半導體區域140之雜質濃度，而可減輕使用電壓範圍下之電壓依存性。
如以上所說明般，本發明之第1實施形態之MOS電容器100藉由在第1半導體區域140配置凹部120，而將作為電極發揮功能之第1半導體區域140及閘極電極110與絕緣膜130之界面擴張。藉此，可將MOS電容器100大電容化。
＜2.第2實施形態＞
上述之第1實施形態之MOS電容器100在第1半導體區域140形成有凹部120。在本發明之第2實施形態中，針對此種構成之MOS電容器100之製造方法進行說明。
[半導體元件之製造方法]
圖6至圖8係顯示本發明之第2實施形態之半導體元件之製造方法之一例的圖。圖6至圖8係顯示MOS電容器100之製造工序之一例之圖。利用圖6至圖8，主要說明閘極電極110之附近之凹部120等之製造工序。
首先，在半導體基板101形成井區域，而形成分離區域102。分離區域102可藉由在半導體基板101形成溝渠，且在該溝渠配置SiO2
等之絕緣物而形成(圖6之A)。
其次，在半導體基板101之表面形成抗蝕劑401。在該抗蝕劑401，於形成凹部120之位置配置開口部402。抗蝕劑401之形成可利用光微影術進行(圖6之B)。其次，以抗蝕劑401為遮罩而蝕刻半導體基板101。該蝕刻例如可利用乾式蝕刻進行。藉此，可形成凹部120(圖6之C)。其次，去除抗蝕劑401及蝕刻時之殘渣等。其例如可利用濕式蝕刻進行(圖7之D)。
其次，在半導體基板101之表面進行離子佈植，而形成第1半導體區域140。此時，第2半導體區域103及104(未圖示)也同樣地利用離子佈植形成。也可在該離子佈植前，形成控制離子透過之犧牲氧化膜(圖7之E)。此外，犧牲氧化膜係在離子佈植之後去除。
其次，在第1半導體區域140之表面形成絕緣膜130。其例如可利用熱氧化進行(圖7之F)。
其次，在絕緣膜130之表面形成閘極電極110。其例如可利用CVD(Chemical Vapor Deposition，化學汽相沈積)形成(圖8之G)。
根據以上之工序，可製造MOS電容器100。此外，在如上述般利用離子佈植形成第1半導體區域140時，較佳為將凹部120之深度設為未達200 nm。其原因係形成均一雜質濃度之第1半導體區域140之故。
[半導體元件之另一製造方法]
圖9係顯示本發明之第2實施形態之半導體元件之製造方法之另一例的圖。該圖係顯示與圖6之A至圖7之E對應之製造工序之圖。
在形成有分離區域102之半導體基板101之表面進行離子佈植，而形成第1半導體區域140(圖9之A)。其次，在第1半導體區域140之表面形成抗蝕劑401(圖9之B)。其次，進行蝕刻，形成凹部120(圖9之C)。之後，去除抗蝕劑401。其以後之製造工序由於與圖7之F及圖8同樣，故省略說明。
此外，MOS電容器100之製造工序並不限定於此例。例如，也可利用熱擴散而取代離子佈植，來形成第1半導體區域140。
如以上所說明般，在本發明之第2實施形態中，可製造具有形成有凹部120之第1半導體區域140的MOS電容器100。
＜3.對於攝像元件之應用例＞
本發明之技術(本發明)可對於各種產品應用。例如，本發明可實現為攝像元件等之搭載於半導體裝置之半導體元件。
[攝像元件之構成]
圖10係顯示可應用本發明之半導體裝置之一例的攝像元件之構成例的方塊圖。該圖之攝像元件1具備：像素陣列部10、垂直驅動部20、行信號處理部300、及控制部40。
像素陣列部10係像素11呈二維格子狀配置而構成者。此處，像素11係產生與所照射之光相應之圖像信號者。該像素11具有產生與所照射之光相應之電荷之光電轉換部。又，像素11更具有像素電路。該像素電路產生基於由光電轉換部產生之電荷之圖像信號。圖像信號之產生係由藉由後述之垂直驅動部20而產生之控制信號控制。在像素陣列部10中呈XY矩陣狀配置有信號線51及52。信號線51係傳遞圖像像素11之像素電路之控制信號之信號線，就像素陣列部10之每列配置，且對於配置於各列之像素11共通地配線。信號線52係傳遞由像素11之像素電路產生之圖像信號之信號線，就像素陣列部10之每行配置，且對於配置於各行之像素11共通地配線。該等光電轉換部及像素電路形成於半導體基板。例如，可形成於前述之半導體基板101。
垂直驅動部20係產生像素11之像素電路之控制信號者。該垂直驅動部20經由該圖之信號線51將產生之控制信號傳遞至像素11。行信號處理部300係處理由像素11產生之圖像信號者。該行信號處理部300進行經由該圖之信號線52自像素11傳遞之圖像信號的處理。關於行信號處理部300之處理，例如，相當於將在像素11中產生之類比之圖像信號轉換數位之圖像信號之類比數位轉換。由行信號處理部300處理之圖像信號作為攝像元件1之圖像信號被輸出。控制部40係控制攝像元件1之整體者。該控制部40藉由產生並輸出控制垂直驅動部20及行信號處理部300之控制信號，而進行攝像元件1之控制。由控制部40產生之控制信號藉由信號線53及54而對於垂直驅動部20及行信號處理部300分別被傳遞。
[行信號處理部之構成]
圖11係顯示可應用本發明之攝像元件之行信號處理部之構成例的方塊圖。該圖之行信號處理部300具備：參考信號產生部311、時序控制部312、水平傳送部313、及類比數位轉換(ADC)部314。
參考信號產生部311係產生參考信號者。此處，所謂參考信號係成為後述之類比數位轉換部314之類比數位轉換時之基準的信號。對於參考信號，例如可使用電壓呈斜坡函數狀降低之信號。參考信號產生部311依照控制部40之控制產生參考信號，並經由信號線301供給至類比數位轉換部314。
時序控制部312係控制行信號處理部300之各部之動作時序者。該時序控制部312依照控制部40之控制產生行信號處理部300之各部之控制信號，並經由信號線302至304輸出。
類比數位轉換部314係將由像素11產生之類比之圖像信號轉換為數位之圖像信號者。該類比數位轉換部314就每一信號線52配置。利用該等複數個類比數位轉換部314，同時進行像素陣列部10之1列份額之像素11之圖像信號之類比數位轉換。由類比數位轉換部314轉換之數位之圖像信號經由信號線307輸出至水平傳送部313。
水平傳送部313係傳送數位之圖像信號者。該水平傳送部313依序傳送由複數個類比數位轉換部314產生之數位之圖像信號而自信號線55輸出。
該圖之類比數位轉換部314具備：比較部315、計數部316、及保持部317。
比較部315係進行由像素11產生之類比之圖像信號與參考信號之比較，並對於計數部316輸出比較之結果者。例如，比較之結果為，可在參考信號為高於類比之圖像信號之電壓時輸出值「0」，在參考信號轉移至低於類比之圖像信號之電壓時輸出值「1」。藉此，可檢測參考信號成為與類比之圖像信號大致相同之值之時序。
計數部316係對自比較部315之比較之開始起直至參考信號與類比之圖像信號成為大致相同之值為止之時間進行計時者。具體而言，對自參考信號產生部311之參考信號之輸出之開始起直至比較部315之輸出轉變為值「1」為止之時間進行計時。如上述般，參考信號係值呈斜坡函數狀變化之信號。因而，直至參考信號成為與類比之圖像信號大致相同之值為止之時間與類比之圖像信號之電壓一一對應。因而，藉由產生並輸出與參考信號成為與類比之圖像信號大致相同之值時之經過時間對應之數位之信號，而可進行類比數位轉換。具體而言，計數部316可在自參考信號之輸出開始起直至比較部315之輸出轉變為值「1」為止之期間內進行時脈信號之計數，並將計數值作為類比數位轉換之結果輸出。此外，時脈信號自時序控制部312經由信號線302輸入。
保持部317係保持計數部316之計數值者。由複數個保持部317保持之各個計數值基於時序控制部312之控制，作為數位之圖像信號而依序對於水平傳送部313輸出。
[比較部之構成]
圖12係顯示可應用本發明之攝像元件之比較部之構成例的電路圖。該圖之比較部315具備：電容器341至344、MOS電晶體351至355、及MOS電晶體361至365。對於MOS電晶體351至355，可使用p通道MOS電晶體。又，對於MOS電晶體361至365，可使用n通道MOS電晶體。又，在該圖之比較部315中，配線有：供給電源之電源線Vdd、供給偏壓電壓之信號線BIAS、供給選擇信號之信號線NSEL及信號線PSEL。
電容器341連接於信號線301及MOS電晶體361之閘極之間。在MOS電晶體361之閘極更連接有MOS電晶體353之汲極。MOS電晶體361之汲極連接於MOS電晶體353之源極、MOS電晶體351之汲極及閘極以及MOS電晶體352之閘極。MOS電晶體351之源極及MOS電晶體352之源極共通地連接於電源線Vdd。MOS電晶體361之源極連接於MOS電晶體362之源極及MOS電晶體363之汲極。MOS電晶體363之閘極連接於信號線BIAS，源極被接地。
電容器342連接於信號線52及MOS電晶體362之閘極之間。在MOS電晶體362之閘極更連接有MOS電晶體354之汲極。MOS電晶體362之汲極連接於MOS電晶體354之源極、MOS電晶體352之汲極、MOS電晶體355之閘極及電容器344之一端。電容器344之另一端連接於電源線Vdd。MOS電晶體353之閘極及MOS電晶體354之閘極共通地連接於信號線PSEL。MOS電晶體355之源極連接於電源線Vdd，汲極連接於MOS電晶體364之汲極、MOS電晶體365之汲極及信號線305。
MOS電晶體364之閘極連接於信號線NSEL，源極連接於MOS電晶體365之閘極及電容器343之一端。電容器343之另一端及MOS電晶體365之源極被接地。
電容器341及342構成耦合電容器。又，電容器341及342分別保持參考信號及類比之圖像信號。MOS電晶體361及362構成差動放大器，將經由電容器341及342輸入之參考信號及類比之圖像信號之差分放大。MOS電晶體363構成共通地連接於MOS電晶體361及362之源極之定電流電路。在該MOS電晶體363中流動與信號線BIAS之偏壓電壓相應之源極電流。MOS電晶體351及352構成電流鏡電路，構成分別連接於MOS電晶體361及362之汲極之負載。可藉由該電流鏡電路提高由MOS電晶體361及362構成之差動放大器之增益。
藉由使用較高增益之差動放大器，將參考信號及類比之圖像信號之差分放大，而可進行參考信號及類比之圖像信號之比較。此外，MOS電晶體353及354係控制由MOS電晶體361及362實現之放大(比較)的開關。該MOS電晶體353及354基於信號線PSEL之選擇信號進行控制。
差動放大器之輸出係自MOS電晶體362之汲極取出，並輸入至MOS電晶體355之閘極。利用該MOS電晶體355，將差動放大器之輸出進一步放大，且將信號之極性反轉並對於信號線305輸出。MOS電晶體365係保持MOS電晶體355之輸出之電晶體。MOS電晶體355之輸出經由MOS電晶體364被保持於電容器343。由於MOS電晶體365之閘極連接於電容器343，故MOS電晶體365輸出與電容器343之電壓相應之汲極電壓。MOS電晶體364係控制MOS電晶體355之輸出保持於電容器343的開關，由信號線NSEL之選擇信號控制。
又，在MOS電晶體355之閘極與電源線Vdd之間連接有電容器344。該電容器344係用於降低由MOS電晶體361及362構成之差動放大器之輸出雜訊之頻帶限制電容。如上述般，在由MOS電晶體361及362構成之差動放大器中進行參考信號及類比之圖像信號之比較。然而，在差動放大器之高頻之增益過高時，類比之圖像信號等之雜訊成分也被放大，而成為類比數位轉換部314之誤動作之原因。藉由連接上述之頻帶限制電容即電容器344，而可縮窄由MOS電晶體361及362構成之差動放大器之頻帶，使高頻之增益降低，從而可減少所輸出之雜訊。
本發明之MOS電容器100可應用於該圖之比較部315之電容器341至344。例如，可將MOS電容器100應用於電容器344，利用由MOS電晶體361及362構成之差動放大器進行MOS電容器100之充放電。藉由將可實現大電容化之本發明之MOS電容器100應用於電容器341至344，而可縮小電容器341至344之專有面積。可實現類比數位轉換部314與攝像元件1之小型化。此外，由MOS電晶體361及362構成之差動放大器係專利範圍所記載之電子電路之一例。類比數位轉換部314及攝像元件1係專利範圍所記載之半導體裝置之一例。
最後，上述之各實施形態之說明係本發明之一例，本發明並不限定於上述之實施形態。因而，毋庸置疑，即便在上述之各實施形態以外，只要在不脫離本發明之技術性思想之範圍內，相應於設計等即可進行各種變更。
此外，本發明亦可採用如以下之構成。
(1)一種半導體元件，其具備：
第1半導體區域，其配置於半導體基板，在表面具備凹部；
絕緣膜，其鄰接地配置於前述第1半導體區域之表面；
閘極電極，其鄰接地配置於前述絕緣膜，在與前述第1半導體區域之間構成MOS電容器；及
第2半導體區域，其在前述半導體基板中鄰接地配置於前述第1半導體區域且構成為與前述第1半導體區域相同之導電型，在MOS電容器之充放電時對前述第1半導體區域供給載子。
(2)如前述(1)之半導體元件，其中前述第1半導體區域具備複數個前述凹部。
(3)如前述(1)或(2)之半導體元件，其中前述第1半導體區域具備構成為大致矩形形狀之開口部之前述凹部。
(4)如前述(3)之半導體元件，其中前述第1半導體區域在與前述第2半導體區域之邊界之附近配置前述矩形之短邊。
(5)如前述(3)之半導體元件，其中前述第1半導體區域具備構成為短邊具有小於前述閘極電極之厚度之大致2倍之寬度的前述凹部。
(6)如前述(1)至(5)中任一項之半導體元件，其中前述第1半導體區域構成為高於1018
/cm3
之雜質濃度。
(7)一種半導體裝置，其具備：
第1半導體區域，其配置於半導體基板，在表面具備凹部；
絕緣膜，其鄰接地配置於前述第1半導體區域之表面；
閘極電極，其鄰接地配置於前述絕緣膜，在與前述第1半導體區域之間構成MOS電容器；
第2半導體區域，其在前述半導體基板中鄰接地配置於前述第1半導體區域且構成為與前述第1半導體區域相同之導電型，在MOS電容器之充放電時對前述第1半導體區域供給載子；及
電子電路，其經由前述閘極電極及前述第2半導體區域供給前述MOS電容器之充放電之電流。
1:半導體裝置/攝像元件
10:像素陣列部
11:像素
20:垂直驅動部
40:控制部
51:信號線
52:信號線
53:信號線
54:信號線
55:信號線
100:MOS電容器/半導體基板
101:半導體基板
102:分離區域
103:第2半導體區域
104:第2半導體區域
110:閘極電極
120:凹部
130:絕緣膜
140:第1半導體區域
200:電子電路
300:行信號處理部
301:信號線
302:信號線
303:信號線
304:信號線
305:信號線
307:信號線
311:參考信號產生部
312:時序控制部
313:水平傳送部
314:類比數位轉換部/類比數位轉換(ADC)部
315:比較部
316:計數部
317:保持部
341:電容器
342:電容器
343:電容器
344:電容器
351～355:MOS電晶體
361～365:MOS電晶體
401:抗蝕劑
402:開口部
A-A’:線
B-B’:線
BIAS:信號線
C-C’:線
NSEL:信號線
PSEL:信號線
Vdd:電源線
圖1係顯示本發明之第1實施形態之半導體元件之構成例的圖。
圖2係顯示本發明之第1實施形態之半導體元件之構成例的剖視圖。
圖3係顯示本發明之第1實施形態之凹部之構成例的剖視圖。
圖4係顯示本發明之第1實施形態之凹部之構成例的剖視圖。
圖5係顯示本發明之第1實施形態之MOS電容器之特性之一例的圖。
圖6A～圖6C係顯示本發明之第2實施形態之半導體元件之製造方法之一例的圖。
圖7D～圖7F係顯示本發明之第2實施形態之半導體元件之製造方法之一例的圖。
圖8G係顯示本發明之第2實施形態之半導體元件之製造方法之一例的圖。
圖9A～圖9C係顯示本發明之第2實施形態之半導體元件之製造方法之另一例的圖。
圖10係顯示作為可應用本發明之半導體裝置之一例的攝像元件之構成例的方塊圖。
圖11係顯示可應用本發明之攝像元件之行信號處理部之構成例的方塊圖。
圖12係顯示可應用本發明之攝像元件之比較部之構成例的電路圖。
1:半導體裝置/攝像元件
100:MOS電容器/半導體基板
101:半導體基板
102:分離區域
103:第2半導體區域
104:第2半導體區域
110:閘極電極
120:凹部
130:絕緣膜
140:第1半導體區域
200:電子電路
Claims (7)
- 一種半導體元件，其具備：第1半導體區域，其配置於半導體基板，在表面具備凹部；絕緣膜，其鄰接地配置於前述第1半導體區域之表面；閘極電極，其鄰接地配置於前述絕緣膜，在與前述第1半導體區域之間構成MOS電容器；及第2半導體區域，其於剖視時，在前述半導體基板與前述第1半導體區域之左側及右側鄰接而配置，且構成為與前述第1半導體區域相同之導電型，在MOS電容器之充放電時對前述第1半導體區域供給載子。
- 如請求項1之半導體元件，其中前述第1半導體區域具備複數個前述凹部。
- 如請求項1之半導體元件，其中前述第1半導體區域具備構成為大致矩形形狀之開口部之前述凹部。
- 如請求項3之半導體元件，其中前述第1半導體區域在與前述第2半導體區域之邊界之附近配置前述矩形之短邊。
- 如請求項3之半導體元件，其中前述第1半導體區域具備構成為短邊具有小於前述閘極電極之厚度之大致2倍之寬度的前述凹部。
- 如請求項1之半導體元件，其中前述第1半導體區域構成為高於1018/cm3之雜質濃度。
- 一種半導體裝置，其具備：第1半導體區域，其配置於半導體基板，在表面具備凹部；絕緣膜，其鄰接地配置於前述第1半導體區域之表面；閘極電極，其鄰接地配置於前述絕緣膜，在與前述第1半導體區域之間構成MOS電容器；第2半導體區域，其於剖視時，在前述半導體基板與前述第1半導體區域之左側及右側鄰接而配置，且構成為與前述第1半導體區域相同之導電型，在MOS電容器之充放電時對前述第1半導體區域供給載子；及電子電路，其經由前述閘極電極及前述第2半導體區域供給前述MOS電容器之充放電之電流。
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