JP7414726B2 - 半導体素子および半導体装置 - Google Patents
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Description
本開示は、半導体素子および半導体装置に関する。詳しくは、ＭＯＳキャパシタを備える半導体素子および当該半導体素子を使用する半導体装置に関する。
従来、キャパシタとして半導体基板に形成されたＭＯＳキャパシタを使用する半導体素子が使用されている。例えば、ｐ型に構成されたウェル領域の表層部に下部電極となるｐ＋（または、ｎ＋）型半導体領域が形成され、当該半導体領域の上に容量絶縁膜を介して上部電極が形成された構造のＭＯＳキャパシタが使用されている（例えば、特許文献１参照。）。
上述のＭＯＳキャパシタは、撮像素子の画素に配置されて光電変換に基づいて生成された電荷を保持する電荷蓄積部として使用される。具体的には、上述のＭＯＳキャパシタは、被写体からの光を光電変換することにより生成された電荷を一時的に保持する。
上述の従来技術では、上部電極および下部電極が平板状に構成されるプレーナ型のＭＯＳキャパシタが使用されるため、ＭＯＳキャパシタの大容量化が困難になるという問題がある。すなわち、ＭＯＳキャパシタの大容量化に伴って専有面積が増大することとなり、単位面積当たりの容量を増加させることが困難になるという問題がある。
本開示は、上述した問題点に鑑みてなされたものであり、ＭＯＳキャパシタを大容量化することを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、半導体基板に配置されて表面に凹部を備える第１の半導体領域と、上記第１の半導体領域の表面に隣接して配置される絶縁膜と、上記絶縁膜に隣接して配置されて上記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、上記半導体基板において上記第１の半導体領域に隣接して配置されるとともに上記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に上記第１の半導体領域にキャリアを供給する第２の半導体領域とを具備する半導体素子である。
また、この第１の態様において、上記第１の半導体領域は、複数の上記凹部を備えてもよい。
また、この第１の態様において、上記第１の半導体領域は、略矩形形状の開口部に構成される上記凹部を備えてもよい。
また、この第１の態様において、上記第１の半導体領域は、上記第２の半導体領域との境界の近傍に上記矩形の短辺が配置されてもよい。
また、この第１の態様において、上記第１の半導体領域は、上記ゲート電極の厚さの略２倍より小さい幅の短辺に構成される上記凹部を備えてもよい。
また、この第１の態様において、上記第１の半導体領域は、１０１８／ｃｍ３より高い不純物濃度に構成されてもよい。
また、本開示の第２の態様は、半導体基板に配置されて表面に凹部を備える第１の半導体領域と、上記第１の半導体領域の表面に隣接して配置される絶縁膜と、上記絶縁膜に隣接して配置されて上記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、上記半導体基板において上記第１の半導体領域に隣接して配置されるとともに上記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に上記第１の半導体領域にキャリアを供給する第２の半導体領域と、上記ゲート電極および上記第２の半導体領域を介して上記ＭＯＳキャパシタの充放電の電流を供給する電子回路とを具備する半導体装置である。
このような態様を採ることにより、凹部が形成される領域において第１の半導体領域、絶縁膜およびゲート電極が積層されるという作用をもたらす。凹部による第１の半導体領域およびゲート電極と絶縁膜との界面の拡張が想定される。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態（半導体素子の構成）
２．第２の実施の形態（半導体素子の製造方法）
３．撮像素子への応用例
１．第１の実施の形態（半導体素子の構成）
２．第２の実施の形態（半導体素子の製造方法）
３．撮像素子への応用例
＜１．第１の実施の形態＞
［半導体素子の構成］
図１は、本開示の第１の実施の形態に係る半導体素子の構成例を示す図である。同図は、ＭＯＳキャパシタ１００の構成例を表す平面図である。ＭＯＳキャパシタ１００を例に挙げて本開示の半導体素子について説明する。なお、ＭＯＳキャパシタ１００は、請求の範囲に記載の半導体素子の一例である。
［半導体素子の構成］
図１は、本開示の第１の実施の形態に係る半導体素子の構成例を示す図である。同図は、ＭＯＳキャパシタ１００の構成例を表す平面図である。ＭＯＳキャパシタ１００を例に挙げて本開示の半導体素子について説明する。なお、ＭＯＳキャパシタ１００は、請求の範囲に記載の半導体素子の一例である。
同図のＭＯＳキャパシタ１００は、半導体基板１０１（不図示）に形成され、ゲート電極１１０を備える。このゲート電極１１０は、絶縁膜を介して半導体基板１０１に形成された半導体領域（後述する第１の半導体領域１４０）と隣接して配置され、キャパシタを構成する。また、ＭＯＳキャパシタ１００には、ＭＯＳトランジスタと同様に、ソースおよびドレインにそれぞれ対応する第２の半導体領域１０３および１０４が形成される。この第２の半導体領域１０３および１０４は、キャパシタの配線（引出線）として使用することができる。ＭＯＳキャパシタ１００の周囲には、分離領域１０２が配置される。なお、同図の点線の矩形は、第１の半導体領域１４０に配置される凹部１２０を表す。同図の凹部１２０は、矩形の溝形状に構成され、複数配置される例を表したものである。
［ＭＯＳキャパシタの断面の構成］
図２は、本開示の第１の実施の形態に係る半導体素子の構成例を示す断面図である。同図はＭＯＳキャパシタ１００の構成例を表す断面図であり、図１におけるＡ－Ａ’線に沿った断面図である。同図のＭＯＳキャパシタ１００は、半導体基板１０１と、分離領域１０２と、第１の半導体領域１４０と、絶縁膜１３０と、ゲート電極１１０と、第２の半導体領域１０３および１０４とを備える。また、同図には、ＭＯＳキャパシタ１００とともに半導体装置１を構成する電子回路２００を記載した。
図２は、本開示の第１の実施の形態に係る半導体素子の構成例を示す断面図である。同図はＭＯＳキャパシタ１００の構成例を表す断面図であり、図１におけるＡ－Ａ’線に沿った断面図である。同図のＭＯＳキャパシタ１００は、半導体基板１０１と、分離領域１０２と、第１の半導体領域１４０と、絶縁膜１３０と、ゲート電極１１０と、第２の半導体領域１０３および１０４とを備える。また、同図には、ＭＯＳキャパシタ１００とともに半導体装置１を構成する電子回路２００を記載した。
半導体基板１０１は、ＭＯＳキャパシタ１００の半導体領域が形成される半導体の基板である。この半導体基板１０１は、例えば、シリコン（Ｓｉ）により構成することができる。半導体基板１０１に形成されたウェル領域に第１の半導体領域１４０や第２の半導体領域１０３および１０４等が形成される。便宜上、同図の半導体基板１０１は、ｐ型のウェル領域に構成されるものと想定する。同図の半導体基板１０１は、接地することができる。具体的には、半導体基板１０１の表面からウェル領域に接続するためのウェルコンタクトを介して接地線に接続することができる。
分離領域１０２は、半導体基板１０１においてＭＯＳキャパシタ１００の領域を分離するものである。この分離領域１０２を配置することにより、半導体基板１０１に形成された他の半導体素子とＭＯＳキャパシタ１００とを電気的に分離することができる。同図の分離領域１０２は、ＳＴＩ（Shallow Trench Isolation）により構成される分離領域１０２を想定する。すなわち、分離領域１０２は、半導体基板１０１に形成されたトレンチに埋め込まれた酸化シリコン（ＳｉＯ２）により構成することができる。なお、分離領域１０２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）により構成することもできる。
第１の半導体領域１４０は、半導体基板１０１に配置されてＭＯＳキャパシタ１００の電極を構成するものである。同図の第１の半導体領域１４０は、例えば、ｎ型の半導体領域に構成される。また、同図の第１の半導体領域１４０には、図１において説明した凹部１２０が配置される。この凹部１２０には、第１の半導体領域１４０に形成される略矩形形状の開口部を有する溝（トレンチ）を使用することができる。また、この凹部１２０は、第１の半導体領域１４０に１つまたは複数配置することができる。また、同図は、略矩形の断面に構成される凹部１２０の例を表したものである。
絶縁膜１３０は、ＭＯＳキャパシタ１００の誘電体層を構成する絶縁物の膜である。この絶縁膜１３０は、第１の半導体領域１４０に隣接して配置される。絶縁膜１３０は、例えば、ＳｉＯ２等の酸化物や窒化シリコン（ＳｉＮ）等の窒化物により構成することができる。
ゲート電極１１０は、絶縁膜１３０に隣接して配置される電極である。このゲート電極１１０は、絶縁膜１３０を介して第１の半導体領域１４０と対向して配置され、ＭＯＳキャパシタを構成する。また、同図に表したように、ゲート電極１１０は、絶縁膜１３０の表面に残存する凹部１２０を埋める形状に構成される。ゲート電極１１０は、例えば、ドナー（Ｐ、Ａｓ等）やアクセプタ（Ｂ等）がドープされた多結晶シリコンにより構成することができる。
同図に表したように、絶縁膜１３０は、第１の半導体領域１４０の凹部１２０の幅の１／２より小さな厚さに構成される。これにより、絶縁膜１３０が第１の半導体領域１４０の凹部１２０の表面を覆って配置された後においても、絶縁膜１３０の表面に凹部が残存する形状にすることができる。また、凹部１２０は、ゲート電極１１０の厚さを基準として形状を規定することができる。具体的には、凹部１２０は、ゲート電極１１０の厚さの略２倍より小さい幅に構成することができる。ゲート電極１１０の表面をより平坦化するためである。なお、前述のように、凹部１２０を矩形形状の開口部に構成した場合には、凹部１２０の短辺をゲート電極１１０の厚さの略２倍より小さい幅に構成することができる。
このように、第１の半導体領域１４０に凹部１２０を形成し、この凹部１２０に絶縁膜１３０を埋設することにより、第１の半導体領域１４０およびゲート電極１１０によるキャパシタの表面積を大きくすることができる。これにより、ＭＯＳキャパシタ１００の静電容量を増加させることができる。ＭＯＳキャパシタ１００の単位面積当たりの容量を増大させることができる。
なお、凹部１２０の形状はこの例に限定されない。例えば、楕円形状の開口部に構成される凹部１２０を使用することもできる。また、面取りされた角部や丸みを帯びた角部を有する矩形形状の凹部１２０を使用することもできる。凹部１２０を形成する際に矩形形状の角部等が変形した場合であっても、本開示における凹部１２０に該当することは勿論である。
第２の半導体領域１０３および１０４は、第１の半導体領域１４０に隣接して配置される半導体基板１０１の拡散領域である。この第２の半導体領域１０３および１０４は、ＭＯＳキャパシタ１００の充放電の際に第１の半導体領域１４０にキャリアを供給する。すなわち第１の半導体領域１４０に接続される配線とみなすことができる。また、第２の半導体領域１０３および１０４は、第１の半導体領域１４０と同じ導電型に構成することができる。これにより、第１の半導体領域１４０との接続部における抵抗を低減することができる。同図のＭＯＳキャパシタ１００においては、第１の半導体領域１４０と同じｎ型に構成される。また、第２の半導体領域１０３および１０４により第１の半導体領域１４０を挟持する形状にすることにより、第１の半導体領域１４０の電流を分流させることができ、低抵抗化することができる。また、半導体基板１０１に形成されるＭＯＳトランジスタと同じ構成にすることができるため、共通の製造工程によりＭＯＳキャパシタ１００を形成することができる。
なお、ＭＯＳキャパシタ１００の構成は、この例に限定されない。例えば、ｐ型に構成された第１の半導体領域１４０ならびに第２の半導体領域１０３および１０４を使用することもできる。また、上述の第１の半導体領域１４０ならびに第２の半導体領域１０３および１０４と同じ導電型となるｎ型のウェル領域の半導体基板１０１を適用することもできる。
電子回路２００は、ＭＯＳキャパシタ１００をキャパシタとして使用する回路である。同図においては、電子回路２００の一端が接地され、他端がゲート電極１１０に接続される。第２の半導体領域１０３および１０４も同様に接地され、ＭＯＳキャパシタ１００および電子回路２００が直列に接続された回路が形成される。電子回路２００には、任意の回路を使用することができる。
［凹部の構成］
図３および４は、本開示の第１の実施の形態に係る凹部の構成例を示す断面図である。図３および４は、それぞれ図１におけるＢ－Ｂ’線およびＣ－Ｃ’線に沿った断面図である。また、図４は、凹部１２０の長辺方向の構成例を表した図である。図１乃至４に表したように、矩形形状の開口部に構成される凹部１２０は、短辺側を第１の半導体領域１４０と第２の半導体領域１０３および１０４との境界の近傍に配置することができる。すなわち、第２の半導体領域１０３から第２の半導体領域１０４に向かう方向に沿って凹部１２０を配置することができる。
図３および４は、本開示の第１の実施の形態に係る凹部の構成例を示す断面図である。図３および４は、それぞれ図１におけるＢ－Ｂ’線およびＣ－Ｃ’線に沿った断面図である。また、図４は、凹部１２０の長辺方向の構成例を表した図である。図１乃至４に表したように、矩形形状の開口部に構成される凹部１２０は、短辺側を第１の半導体領域１４０と第２の半導体領域１０３および１０４との境界の近傍に配置することができる。すなわち、第２の半導体領域１０３から第２の半導体領域１０４に向かう方向に沿って凹部１２０を配置することができる。
前述のように、ＭＯＳキャパシタ１００の充放電の際には、第２の半導体領域１０３および１０４から第１の半導体領域１４０にキャリアが供給される。この際、供給されたキャリアは、第１の半導体領域１４０を同図の横方向に移動しながら充電または放電される。キャリアが凹部１２０の長辺に沿って移動することとなり、円滑なキャリアの移動が可能となる。凹部１２０の短辺を第２の半導体領域１０３から第２の半導体領域１０４に向かう方向に配置する場合と比較して、凹部１２０を配置したことによる実効的な配線長の増加を低減することができる。配線抵抗および寄生インダクタンスの低減が可能となり、ＭＯＳキャパシタ１００の高周波特性を向上させることができる。多数の凹部１２０を配置した場合には、より顕著な効果を奏する。
なお、ＭＯＳキャパシタ１００の構成は、この例に限定されない。例えば、ゲート電極１１０に隣接してサイドウォールを配置することができ、第２の半導体領域１０３および１０４に低濃度不純物ドレイン（ＬＤＤ：Lightly Doped Drain）を形成することもできる。また、第２の半導体領域１０３および１０４のうちの何れか１つを配置する構成にすることもできる。また、第２の半導体領域１０３および１０４として他のＭＯＳトランジスタのチャネル領域を適用することもできる。
また、例えば、凹部１２０を円柱形状に構成することもできる。また、テーパ形状（Ｖ字形状）の断面の凹部１２０を使用することもできる。
［ＭＯＳキャパシタの特性］
図５は、本開示の第１の実施の形態に係るＭＯＳキャパシタの特性の一例を示す図である。同図は、ＭＯＳキャパシタ１００の印加電圧（ゲート電圧）およびキャパシタンスの関係を表す図である。同図の横軸はゲート電圧を表し、縦軸はキャパシタンスを表す。なお、ゲート電圧は、接地された第１の半導体領域１４０の電圧を基準とする電圧である。第１の半導体領域１４０に対して負極性のゲート電圧を印加した場合には、絶縁膜１３０の膜厚や第１の半導体領域１４０等との間の界面の面積等の形状と誘電率とに基づく値のキャパシタンスが得られる。当該領域は、蓄積領域と称される。同図のＭＯＳキャパシタ１００はｐ型のウェル領域（半導体基板１０１）に形成されるため、比較的高い負極性のゲート電圧を印加すると正孔が蓄積される。
図５は、本開示の第１の実施の形態に係るＭＯＳキャパシタの特性の一例を示す図である。同図は、ＭＯＳキャパシタ１００の印加電圧（ゲート電圧）およびキャパシタンスの関係を表す図である。同図の横軸はゲート電圧を表し、縦軸はキャパシタンスを表す。なお、ゲート電圧は、接地された第１の半導体領域１４０の電圧を基準とする電圧である。第１の半導体領域１４０に対して負極性のゲート電圧を印加した場合には、絶縁膜１３０の膜厚や第１の半導体領域１４０等との間の界面の面積等の形状と誘電率とに基づく値のキャパシタンスが得られる。当該領域は、蓄積領域と称される。同図のＭＯＳキャパシタ１００はｐ型のウェル領域（半導体基板１０１）に形成されるため、比較的高い負極性のゲート電圧を印加すると正孔が蓄積される。
これに対し、ゲートの印加電圧を上昇させた場合には、ゲート電圧に依存するキャパシタンス特性を呈する。具体的には、ゲート電圧が０Ｖ近傍の電圧に変化すると、キャパシタンスが低下する特性となる。絶縁膜１３０との界面の近傍の第１の半導体領域１４０に空乏層が形成されて、実効的な絶縁膜１３０の膜厚が増加するためである。その後、ゲート電圧をさらに上昇させると、低下したキャパシタンスが上昇する。これは、絶縁膜１３０との界面の近傍の第１の半導体領域１４０に電子濃度が上昇した表面反転層が形成されるためである。ゲート電圧の上昇とともに表面反転層が拡大し、蓄積領域におけるキャパシタンスと略同じ値のキャパシタンスが得られる。当該領域は、反転領域と称される。
通常のキャパシタの用途にＭＯＳキャパシタ１００を使用する際には、同図の蓄積領域および反転領域に対応する印加電圧において使用すると好適である。キャパシタンスの変化による回路特性の変化を低減することができるためである。使用電圧が０Ｖ近傍の電圧となる場合、例えば、使用電圧範囲が－３．３乃至３．３Ｖと低く、キャパシタンスが印加電圧に依存する領域において使用することとなる場合には、ＭＯＳキャパシタ１００の特性を調整する。具体的には、蓄積領域または反転領域と使用電圧範囲とが重なるようにＭＯＳキャパシタ１００の特性を調整する。
その際には、第１の半導体領域１４０をより高い不純物濃度構成すると好適である。具体的には、１０１８／ｃｍ３より高い不純物濃度に構成する。同図の実線は第１の半導体領域１４０の不純物濃度が低い場合の特性を表し、点線は第１の半導体領域１４０の不純物濃度が高い場合の特性を表す。第１の半導体領域１４０の不純物濃度を高くすることにより、使用電圧範囲において電圧依存性を軽減することができる。
以上説明したように、本開示の第１の実施の形態のＭＯＳキャパシタ１００は、第１の半導体領域１４０に凹部１２０を配置することにより、電極として機能する第１の半導体領域１４０およびゲート電極１１０と絶縁膜１３０との界面を拡張する。これにより、ＭＯＳキャパシタ１００を大容量化することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態のＭＯＳキャパシタ１００は、第１の半導体領域１４０に凹部１２０が形成されていた。本開示の第２の実施の形態においては、このような構成のＭＯＳキャパシタ１００の製造方法について説明する。
上述の第１の実施の形態のＭＯＳキャパシタ１００は、第１の半導体領域１４０に凹部１２０が形成されていた。本開示の第２の実施の形態においては、このような構成のＭＯＳキャパシタ１００の製造方法について説明する。
［半導体素子の製造方法］
図６乃至８は、本開示の第２の実施の形態に係る半導体素子の製造方法の一例を示す図である。図６乃至８は、ＭＯＳキャパシタ１００の製造工程の一例を表した図である。図６乃至８を用い、主にゲート電極１１０の近傍における凹部１２０等の製造工程を説明する。
図６乃至８は、本開示の第２の実施の形態に係る半導体素子の製造方法の一例を示す図である。図６乃至８は、ＭＯＳキャパシタ１００の製造工程の一例を表した図である。図６乃至８を用い、主にゲート電極１１０の近傍における凹部１２０等の製造工程を説明する。
まず、半導体基板１０１にウェル領域を形成し、分離領域１０２を形成する。分離領域１０２は、半導体基板１０１にトレンチを形成し、このトレンチにＳｉＯ２等の絶縁物を配置することにより形成することができる（図６におけるＡ）。
次に、半導体基板１０１の表面にレジスト４０１を形成する。このレジスト４０１には、凹部１２０を形成する位置に開口部４０２が配置される。レジスト４０１の形成は、フォトリソグラフィにより行うことができる（図６におけるＢ）。次にレジスト４０１をマスクとして半導体基板１０１をエッチングする。このエッチングは、例えば、ドライエッチングにより行うことができる。これにより、凹部１２０を形成することができる（図６におけるＣ）。次に、レジスト４０１およびエッチングの際の残渣等を除去する。これは、例えば、ウェットエッチングにより行うことができる（図７におけるＤ）。
次に半導体基板１０１の表面にイオン注入を行い、第１の半導体領域１４０を形成する。この際、第２の半導体領域１０３および１０４（不図示）も同様にイオン注入により形成される。このイオン注入の前に、イオンの透過を制御する犠牲酸化膜を形成することもできる（図７におけるＥ）。なお、犠牲酸化膜は、イオン注入の後に除去される。
次に、第１の半導体領域１４０の表面に絶縁膜１３０を形成する。これは、例えば、熱酸化により行うことができる（図７におけるＦ）。
次に、絶縁膜１３０の表面にゲート電極１１０を形成する。これは、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成することができる（図８におけるＧ）。
以上の工程により、ＭＯＳキャパシタ１００を製造することができる。なお、上述のように第１の半導体領域１４０をイオン注入により形成する場合には、凹部１２０の深さを２００ｎｍ未満にすると好適である。均一な不純物濃度の第１の半導体領域１４０を形成するためである。
［半導体素子の他の製造方法］
図９は、本開示の第２の実施の形態に係る半導体素子の製造方法の他の例を示す図である。同図は、図６におけるＡから図７におけるＥに該当する製造工程を表した図である。
図９は、本開示の第２の実施の形態に係る半導体素子の製造方法の他の例を示す図である。同図は、図６におけるＡから図７におけるＥに該当する製造工程を表した図である。
分離領域１０２が形成された半導体基板１０１の表面にイオン注入を行い、第１の半導体領域１４０を形成する（図９におけるＡ）。次に、第１の半導体領域１４０の表面にレジスト４０１を形成する（図９におけるＢ）。次に、エッチングを行い、凹部１２０を形成する（図９におけるＣ）。その後、レジスト４０１を除去する。これ以降の製造工程は図７におけるＦおよび図８と同様であるため、説明を省略する。
なお、ＭＯＳキャパシタ１００の製造工程は、この例に限定されない。例えば、イオン注入に代えて熱拡散により第１の半導体領域１４０を形成することもできる。
以上説明したように、本開示の第２の実施の形態において、凹部１２０が形成された第１の半導体領域１４０を有するＭＯＳキャパシタ１００を製造することができる。
＜３．撮像素子への応用例＞
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、撮像素子等の半導体装置に搭載される半導体素子として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、撮像素子等の半導体装置に搭載される半導体素子として実現されてもよい。
［撮像素子の構成］
図１０は、本開示が適用され得る半導体装置の一例である撮像素子の構成例を示すブロック図である。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３００と、制御部４０とを備える。
図１０は、本開示が適用され得る半導体装置の一例である撮像素子の構成例を示すブロック図である。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３００と、制御部４０とを備える。
画素アレイ部１０は、画素１１が２次元格子状に配置されて構成されたものである。ここで、画素１１は、照射された光に応じた画像信号を生成するものである。この画素１１は、照射された光に応じた電荷を生成する光電変換部を有する。また画素１１は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線５１および５２がＸＹマトリクス状に配置される。信号線５１は、画素１１における画素回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素１１に対して共通に配線される。信号線５２は、画素１１の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素１１に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。例えば、前述の半導体基板１０１に形成することができる。
垂直駆動部２０は、画素１１の画素回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線５１を介して画素１１に伝達する。カラム信号処理部３００は、画素１１により生成された画像信号を処理するものである。このカラム信号処理部３００は、同図の信号線５２を介して画素１１から伝達された画像信号の処理を行う。カラム信号処理部３００における処理には、例えば、画素１１において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３００により処理された画像信号は、撮像素子１の画像信号として出力される。制御部４０は、撮像素子１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３００を制御する制御信号を生成して出力することにより、撮像素子１の制御を行う。制御部４０により生成された制御信号は、信号線５３および５４により垂直駆動部２０およびカラム信号処理部３００に対してそれぞれ伝達される。
［カラム信号処理部の構成］
図１１は、本開示が適用され得る撮像素子のカラム信号処理部の構成例を示すブロック図である。同図のカラム信号処理部３００は、参照信号生成部３１１と、タイミング制御部３１２と、水平転送部３１３と、アナログデジタル変換（ＡＤＣ）部３１４とを備える。
図１１は、本開示が適用され得る撮像素子のカラム信号処理部の構成例を示すブロック図である。同図のカラム信号処理部３００は、参照信号生成部３１１と、タイミング制御部３１２と、水平転送部３１３と、アナログデジタル変換（ＡＤＣ）部３１４とを備える。
参照信号生成部３１１は、参照信号を生成するものである。ここで、参照信号とは、後述するアナログデジタル変換部３１４におけるアナログデジタル変換の際の基準となる信号である。参照信号には、例えば、電圧がランプ関数状に低下する信号を使用することができる。参照信号生成部３１１は、制御部４０の制御に従って参照信号を生成し、信号線３０１を介してアナログデジタル変換部３１４に供給する。
タイミング制御部３１２は、カラム信号処理部３００における各部の動作タイミングを制御するものである。このタイミング制御部３１２は、制御部４０の制御に従ってカラム信号処理部３００の各部の制御信号を生成し、信号線３０２乃至３０４を介して出力する。
アナログデジタル変換部３１４は、画素１１により生成されたアナログの画像信号をデジタルの画像信号に変換するものである。このアナログデジタル変換部３１４は、信号線５２毎に配置される。これら複数のアナログデジタル変換部３１４により、画素アレイ部１０の１行分の画素１１における画像信号のアナログデジタル変換が同時に行われる。アナログデジタル変換部３１４により変換されたデジタルの画像信号は、信号線３０７を介して水平転送部３１３に出力される。
水平転送部３１３は、デジタルの画像信号を転送するものである。この水平転送部３１３は、複数のアナログデジタル変換部３１４により生成されたデジタルの画像信号を順次転送して信号線５５から出力する。
同図のアナログデジタル変換部３１４は、比較部３１５と、カウント部３１６と、保持部３１７とを備える。
比較部３１５は、画素１１により生成されたアナログの画像信号と参照信号との比較を行い、比較の結果をカウント部３１６に対して出力するものである。例えば、比較の結果として、参照信号がアナログの画像信号より高い電圧の場合に値「０」を出力し、参照信号がアナログの画像信号より低い電圧に移行した場合に値「１」を出力することができる。これにより、参照信号がアナログの画像信号と略同じ値になったタイミングを検出することができる。
カウント部３１６は、比較部３１５における比較の開始から参照信号とアナログの画像信号とが略同じ値になるまでの時間を計時するものである。具体的には、参照信号生成部３１１における参照信号の出力の開始から比較部３１５の出力が値「１」に遷移するまでの時間を計時する。上述のように、参照信号は、ランプ関数状に値が変化する信号である。このため、参照信号がアナログの画像信号と略同じ値になるまでの時間とアナログの画像信号の電圧とは１対１に対応する。このため、参照信号がアナログの画像信号と略同じ値になる際の経過時間に対応するデジタルの信号を生成して出力することにより、アナログデジタル変換を行うことができる。具体的には、カウント部３１６は、参照信号の出力開始から比較部３１５の出力が値「１」に遷移するまでの期間にクロック信号のカウントを行い、カウント値をアナログデジタル変換の結果として出力することができる。なお、クロック信号は、タイミング制御部３１２から信号線３０２を介して入力される。
保持部３１７は、カウント部３１６のカウント値を保持するものである。複数の保持部３１７に保持されたそれぞれのカウント値は、タイミング制御部３１２の制御に基づいて、デジタルの画像信号として順次水平転送部３１３に対して出力される。
［比較部の構成］
図１２は、本開示が適用され得る撮像素子の比較部の構成例を示す回路図である。同図の比較部３１５は、キャパシタ３４１乃至３４４と、ＭＯＳトランジスタ３５１乃至３５５と、ＭＯＳトランジスタ３６１乃至３６５とを備える。ＭＯＳトランジスタ３５１乃至３５５には、ｐチャネルＭＯＳトランジスタを使用することができる。また、ＭＯＳトランジスタ３６１乃至３６５には、ｎチャネルＭＯＳトランジスタを使用することができる。また、同図の比較部３１５には、電源を供給する電源線Ｖｄｄ、バイアス電圧を供給する信号線ＢＩＡＳ、選択信号を供給する信号線ＮＳＥＬおよび信号線ＰＳＥＬが配線される。
図１２は、本開示が適用され得る撮像素子の比較部の構成例を示す回路図である。同図の比較部３１５は、キャパシタ３４１乃至３４４と、ＭＯＳトランジスタ３５１乃至３５５と、ＭＯＳトランジスタ３６１乃至３６５とを備える。ＭＯＳトランジスタ３５１乃至３５５には、ｐチャネルＭＯＳトランジスタを使用することができる。また、ＭＯＳトランジスタ３６１乃至３６５には、ｎチャネルＭＯＳトランジスタを使用することができる。また、同図の比較部３１５には、電源を供給する電源線Ｖｄｄ、バイアス電圧を供給する信号線ＢＩＡＳ、選択信号を供給する信号線ＮＳＥＬおよび信号線ＰＳＥＬが配線される。
キャパシタ３４１は、信号線３０１およびＭＯＳトランジスタ３６１のゲートの間に接続される。ＭＯＳトランジスタ３６１のゲートにはＭＯＳトランジスタ３５３のドレインがさらに接続される。ＭＯＳトランジスタ３６１のドレインは、ＭＯＳトランジスタ３５３のソース、ＭＯＳトランジスタ３５１のドレインおよびゲートならびにＭＯＳトランジスタ３５２のゲートに接続される。ＭＯＳトランジスタ３５１のソースおよびＭＯＳトランジスタ３５２のソースは、電源線Ｖｄｄに共通に接続される。ＭＯＳトランジスタ３６１のソースは、ＭＯＳトランジスタ３６２のソースおよびＭＯＳトランジスタ３６３のドレインに接続される。ＭＯＳトランジスタ３６３のゲートは信号線ＢＩＡＳに接続され、ソースは接地される。
キャパシタ３４２は、信号線５２およびＭＯＳトランジスタ３６２のゲートの間に接続される。ＭＯＳトランジスタ３６２のゲートにはＭＯＳトランジスタ３５４のドレインがさらに接続される。ＭＯＳトランジスタ３６２のドレインは、ＭＯＳトランジスタ３５４のソース、ＭＯＳトランジスタ３５２のドレイン、ＭＯＳトランジスタ３５５のゲートおよびキャパシタ３４４の一端に接続される。キャパシタ３４４の他の一端は、電源線Ｖｄｄに接続される。ＭＯＳトランジスタ３５３のゲートおよびＭＯＳトランジスタ３５４のゲートは、信号線ＰＳＥＬに共通に接続される。ＭＯＳトランジスタ３５５のソースは電源線Ｖｄｄに接続され、ドレインはＭＯＳトランジスタ３６４のドレイン、ＭＯＳトランジスタ３６５のドレインおよび信号線３０５に接続される。
ＭＯＳトランジスタ３６４のゲートは信号線ＮＳＥＬに接続され、ソースはＭＯＳトランジスタ３６５のゲートおよびキャパシタ３４３の一端に接続される。キャパシタ３４３の他の一端およびＭＯＳトランジスタ３６５のソースは、接地される。
キャパシタ３４１および３４２は、結合キャパシタを構成する。また、キャパシタ３４１および３４２は、それぞれ参照信号およびアナログの画像信号を保持する。ＭＯＳトランジスタ３６１および３６２は、差動増幅器を構成し、キャパシタ３４１および３４２を介して入力された参照信号およびアナログの画像信号の差分を増幅する。ＭＯＳトランジスタ３６３は、ＭＯＳトランジスタ３６１および３６２のソースに共通に接続される定電流回路を構成する。このＭＯＳトランジスタ３６３には、信号線ＢＩＡＳのバイアス電圧に応じたソース電流が流れる。ＭＯＳトランジスタ３５１および３５２は、カレントミラー回路を構成し、それぞれＭＯＳトランジスタ３６１および３６２のドレインに接続される負荷を構成する。このカレントミラー回路によりＭＯＳトランジスタ３６１および３６２による差動増幅器の利得を向上させることができる。
高い利得の差動増幅器を使用して参照信号およびアナログの画像信号の差分を増幅することにより、参照信号およびアナログの画像信号の比較を行うことができる。なお、ＭＯＳトランジスタ３５３および３５４は、ＭＯＳトランジスタ３６１および３６２による増幅（比較）を制御するスイッチである。このＭＯＳトランジスタ３５３および３５４は、信号線ＰＳＥＬの選択信号に基づいて制御を行う。
差動増幅器の出力は、ＭＯＳトランジスタ３６２のドレインから取り出され、ＭＯＳトランジスタ３５５のゲートに入力される。このＭＯＳトランジスタ３５５により、差動増幅器の出力がさらに増幅されるとともに信号の極性が反転されて信号線３０５に対して出力される。ＭＯＳトランジスタ３６５は、ＭＯＳトランジスタ３５５の出力を保持するトランジスタである。ＭＯＳトランジスタ３５５の出力は、ＭＯＳトランジスタ３６４を介してキャパシタ３４３に保持される。ＭＯＳトランジスタ３６５のゲートはキャパシタ３４３に接続されるため、ＭＯＳトランジスタ３６５は、キャパシタ３４３の電圧に応じたドレイン電圧を出力する。ＭＯＳトランジスタ３６４は、ＭＯＳトランジスタ３５５の出力のキャパシタ３４３への保持を制御するスイッチであり、信号線ＮＳＥＬの選択信号により制御される。
また、ＭＯＳトランジスタ３５５のゲートと電源線Ｖｄｄとの間には、キャパシタ３４４が接続される。このキャパシタ３４４は、ＭＯＳトランジスタ３６１および３６２による差動増幅器の出力ノイズを低減するための帯域制限容量である。上述のように、ＭＯＳトランジスタ３６１および３６２による差動増幅器において参照信号およびアナログの画像信号の比較が行われる。しかし、差動増幅器の高域の利得が高過ぎる場合には、アナログの画像信号等のノイズ成分も増幅されることとなり、アナログデジタル変換部３１４の誤動作の原因となる。上述の帯域制限容量であるキャパシタ３４４を接続することにより、ＭＯＳトランジスタ３６１および３６２による差動増幅器の帯域を狭くして高域の利得を低下させることができ、出力されるノイズを低減することができる。
本開示のＭＯＳキャパシタ１００は、同図の比較部３１５のキャパシタ３４１乃至３４４に適用することができる。例えば、キャパシタ３４４にＭＯＳキャパシタ１００を適用し、ＭＯＳトランジスタ３６１および３６２による差動増幅器によりＭＯＳキャパシタ１００の充放電を行うことができる。キャパシタ３４１乃至３４４に大容量化が可能な本開示のＭＯＳキャパシタ１００を適用することにより、キャパシタ３４１乃至３４４の専有面積を縮小することができる。アナログデジタル変換部３１４や撮像素子１の小型化が可能になる。なお、ＭＯＳトランジスタ３６１および３６２による差動増幅器は、請求の範囲に記載の電子回路の一例である。アナログデジタル変換部３１４および撮像素子１は、請求の範囲に記載の半導体装置の一例である。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に隣接して配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と
を具備する半導体素子。
（２）前記第１の半導体領域は、複数の前記凹部を備える前記（１）に記載の半導体素子。
（３）前記第１の半導体領域は、略矩形形状の開口部に構成される前記凹部を備える前記（１）または（２）に記載の半導体素子。
（４）前記第１の半導体領域は、前記第２の半導体領域との境界の近傍に前記矩形の短辺が配置される前記（３）に記載の半導体素子。
（５）前記第１の半導体領域は、前記ゲート電極の厚さの略２倍より小さい幅の短辺に構成される前記凹部を備える前記（３）に記載の半導体素子。
（６）前記第１の半導体領域は、１０１８／ｃｍ３より高い不純物濃度に構成される前記（１）から（５）の何れかに記載の半導体素子。
（７）半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に隣接して配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と、
前記ゲート電極および前記第２の半導体領域を介して前記ＭＯＳキャパシタの充放電の電流を供給する電子回路と
を具備する半導体装置。
（１）半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に隣接して配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と
を具備する半導体素子。
（２）前記第１の半導体領域は、複数の前記凹部を備える前記（１）に記載の半導体素子。
（３）前記第１の半導体領域は、略矩形形状の開口部に構成される前記凹部を備える前記（１）または（２）に記載の半導体素子。
（４）前記第１の半導体領域は、前記第２の半導体領域との境界の近傍に前記矩形の短辺が配置される前記（３）に記載の半導体素子。
（５）前記第１の半導体領域は、前記ゲート電極の厚さの略２倍より小さい幅の短辺に構成される前記凹部を備える前記（３）に記載の半導体素子。
（６）前記第１の半導体領域は、１０１８／ｃｍ３より高い不純物濃度に構成される前記（１）から（５）の何れかに記載の半導体素子。
（７）半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に隣接して配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と、
前記ゲート電極および前記第２の半導体領域を介して前記ＭＯＳキャパシタの充放電の電流を供給する電子回路と
を具備する半導体装置。
１ 撮像素子
１００ ＭＯＳキャパシタ
１０１ 半導体基板
１０２ 分離領域
１０３、１０４ 第２の半導体領域
１１０ ゲート電極
１２０ 凹部
１３０ 絶縁膜
１４０ 第１の半導体領域
２００ 電子回路
３００ カラム信号処理部
３１４ アナログデジタル変換部
３１５ 比較部
３４１～３４４ キャパシタ
３５１～３５５、３６１～３６５ ＭＯＳトランジスタ
１００ ＭＯＳキャパシタ
１０１ 半導体基板
１０２ 分離領域
１０３、１０４ 第２の半導体領域
１１０ ゲート電極
１２０ 凹部
１３０ 絶縁膜
１４０ 第１の半導体領域
２００ 電子回路
３００ カラム信号処理部
３１４ アナログデジタル変換部
３１５ 比較部
３４１～３４４ キャパシタ
３５１～３５５、３６１～３６５ ＭＯＳトランジスタ
Claims (7)
- 半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に前記半導体基板の板厚方向について全体にわたる範囲で隣接して前記第１の半導体領域を挟持するように配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と
を具備する半導体素子。 - 前記第１の半導体領域は、複数の前記凹部を備える請求項１記載の半導体素子。
- 前記第１の半導体領域は、平面視略矩形形状の開口部に構成される前記凹部を備える請求項１または請求項２記載の半導体素子。
- 前記第１の半導体領域は、前記第２の半導体領域との境界の近傍に前記矩形の短辺が配置される請求項３記載の半導体素子。
- 前記第１の半導体領域は、前記ゲート電極の厚さの略２倍より小さい幅の短辺に構成される前記凹部を備える請求項３記載の半導体素子。
- 前記第１の半導体領域は、１０１８／ｃｍ３より高い不純物濃度に構成される請求項１記載の半導体素子。
- 半導体基板に配置されて表面に凹部を備える第１の半導体領域と、
前記第１の半導体領域の表面に隣接して配置される絶縁膜と、
前記絶縁膜に隣接して配置されて前記第１の半導体領域との間においてＭＯＳキャパシタを構成するゲート電極と、
前記半導体基板において前記第１の半導体領域に前記半導体基板の板厚方向について全体にわたる範囲で隣接して前記第１の半導体領域を挟持するように配置されるとともに前記第１の半導体領域と同じ導電型に構成されてＭＯＳキャパシタの充放電の際に前記第１の半導体領域にキャリアを供給する第２の半導体領域と、
前記ゲート電極および前記第２の半導体領域を介して前記ＭＯＳキャパシタの充放電の電流を供給する電子回路と
を具備する半導体装置。
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