KR101010945B1 - 펌핑 모스 커패시터 - Google Patents

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Abstract

본 발명은 칩 내 커패시터가 차지하는 면적의 증가 없이, 정전용량을 향상시키는 펌핑 모스 커패시터를 제공하기 위한 것으로, 이를 위해 표면 굴곡 및 도전성을 갖는 기판, 상기 기판의 단차를 따라 형성된 유전막 및 상기 유전막 상에 형성된 게이트를 포함함으로써, 칩 내 커패시터의 면적 증가 없이 정전용량을 향상시킨다.
유전막, 커패시터, 정전용량, 칩

Description

펌핑 모스 커패시터{PUMPING MOS CAPACITOR}
본 발명은 반도체 소자의 설계 기술에 관한 것으로, 특히 승압 또는 감압하기 위한 펌핑 모스 커패시터(pumping MOS capacitor)에 관한 것이다.
반도체 메모리 장치는 보다 효율적인 전력 사용을 위해 내부 전압 생성 회로를 포함하고 있으며, 이를 통해 필요로 하는 다양한 레벨(level)의 내부전압을 생성한다. 그리고, 내부전압의 예를 들면, 코어전압(core voltage, VCORE), 페리전압(peripheral voltage, VPERI), 승압전압(pumping volatage, VPP) 및 기판 바이어스전압(substrate vias voltage, VBB) 등이 있으며, 이들은 외부에서 인가되는 전원전압(VDD)과 접지전압(VSS)에 의해 파생된다.
그런데, 근래 들어 전원전압(VDD) 및 접지전압(VSS)의 레벨이 감소하면서, 전원전압(VDD)에서 파생되는 승압전압(VPP)과, 접지전압(VSS)에서 파생되는 기판 바이어스전압(VBB)이 목표 레벨보다 저하되거나, 높아지는 문제점이 발생하고 있다. 이는 승압전압(VPP)과 기판 바이어스전압(VBB)을 생성하기 위한 회로들의 승압 또는 감압 능력이 저하되었기 때문이다.
이를 설명하기 위한 도면으로, 도 1은 일반적인 승압전압(VPP) 생성회로이고, 도 2는 일반적인 기판 바이어스전압(VBB) 생성회로이다. 이때, 각 회로들은 일반적으로 공지된 회로들인 관계로 동작에 대한 설명은 생략한다.
도 1 및 도 2를 참조하면, 승압전압(VPP) 생성회로와 기판 바이어스전압(VBB) 생성회로가 복수의 펌핑 모스 커패시터(CAP)를 포함하고 있는 것을 확인할 수 있다. 이들 펌핑 모스 커패시터(CAP)를 통해 각 회로들은 승압 또는 감압하여 승압전압(VPP)과 기판 바이어스전압(VBB)을 생성한다. 이하, 펌핑 모스 커패시터(CAP)를 커패시터라 단축 표기한다.
도 3은 종래기술에 따라 승압전압(VPP) 생성회로와 기판 바이어스전압(VBB) 생성회로에 사용되는 커패시터(CAP)를 나타낸 단면도이다.
도 3과 같이, 커패시터(CAP)는 모스(MOS) 형태로 제조되며, N형 웰(N well)이 형성된 기판(11), 기판(11) 상에 형성된 유전막(12), 유전막(12) 상에 형성된 게이트(13) 및 게이트(13) 양측의 기판(11)에 형성된 N형 소스 및 드레인(14, 또는 pick up well으로도 표기함)을 포함한다. 여기서, 게이트(13)가 커패시터(CAP)의 일측 전극이 되고, N형 소스 및 드레인(14)과 N형 웰(N well)이 타측 전극이 된다.
이때, 상술한 바와 같이 전원전압(VDD)과 접지전압(VSS)의 레벨이 감소하는 것에 대응하여, 상술한 승압전압(VPP) 또는 기판 바이어스전압(VSS) 생성회로는 상기 커패시터(CAP)의 전극면적을 증가시켜 승압 또는 감압 능력을 향상시키고 있다.
결과적으로, 생성회로 내 커패시터(CAP)가 차지하는 면적을 증가시킬 수밖에 없으며, 이는 곧 칩 크기(chip size)의 증가를 의미하는바, 한 웨이퍼(wafer)당 생산할 수 있는 넷 다이(net die)가 감소하여 생산단가가 증가하게 된다.
따라서, 칩 크기의 증가 없이 커패시터(CAP)의 전정용량을 증가시켜, 승압전압(VPP) 또는 기판 바이어스전압(VSS) 생성회로의 승압 또는 감압 능력을 향상시키는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 칩 내 커패시터가 차지하는 면적의 증가 없이, 정전용량을 향상시키는 펌핑 모스 커패시터를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 펌핑 모스 캐패시터는, 표면 굴곡 및 도전성을 갖는 기판, 상기 기판의 단차를 따라 형성된 유전막 및 상기 유전막 상에 형성된 게이트를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 커패시터의 일측 전극으로 작용하는 기판에 굴곡을 형성하고, 이를 통해 전극간 접합 면적을 증가시킴으로써, 칩 내 커패시터의 면적 증가 없이 정전용량을 향상시킨다.
따라서, 넷 다이 개수를 증가시킬 수 있어서, 반도체 메모리 장치의 수율을 증가시킬 수 있는 효과를 갖는다.
실시 예를 설명하기에 앞서, 본 발명은 승압 또는 감압하기 위해 구비된 커 패시터의 면적 변화없이, 정전용량만을 증가시키는 것을 특징으로 한다.
이를 위해 커패시터의 일측 전극으로 작용하는 기판의 표면을 굴곡지게 형성한 후, 그 상부에 타측 전극으로 게이트를 형성한다. 이 경우, 칩 내 커패시터의 면적 증가 없이, 전극 면적을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 4는 본 발명의 제1 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도이다.
도 4와 같이, 커패시터는 복수의 리세스 패턴(105, recess pattern)이 형성되고, N형 웰(N well)이 형성된 기판(101), 기판(101) 상에 형성된 유전막(102) - 여기서, 유전막(102)은 커패시터가 모스 커패시터이기 때문에, 게이트 절연막이라고도 표기할 수 있다. -, 유전막(102) 상에 형성된 게이트(103) 및 게이트(103)의 양측 기판(101)에 형성된 N형 소스 및 드레인(104)을 포함한다. 여기서, 게이트(103)가 커패시터의 일측 전극에 해당하고, N형 웰(N well)과 N형 소스 및 드레인(104)이 타측 전극에 해당한다.
각 구성요소에 대해 보다 자세하게 설명하면 다음과 같다.
N형 웰(N well)과 N형 소스 및 드레인(104)은 N형 불순물, 예컨대 인(P)을 기판(101)에 도핑(doping)시켜 형성한다. 때문에, 기판(101)은 도전성을 갖는다.
게이트(103)는 도전막, 예컨대, 불순물이 함유된 다결정 실리콘막 또는 금속 막으로 형성한다.
유전막(102)은 산화알루미늄(Al2O3) 또는 산화하프늄(HfO2)과 같이 고유전율의 박막으로 형성한다.
또한, 리세스 패턴(105)이라 함은, 복수의 개방영역을 갖는 마스크패턴을 이용하여 기판(101)을 비등방성 식각하여 형성된 패턴을 의미한다.
제1 실시 예의 커패시터는 기판(101)에 복수의 리세스 패턴(105)을 형성함으로써, 기판(101)에 굴곡을 형성하며, 이를 통해 커패시터 전극의 면적을 증가시킨다. 이때, 칩 내 커패시터의 면적 증가는 없는 상태에서 커패시터 전극의 면적만이 증가되며, 때문에 종래 대비 정전용량이 증가한다.
한편, 상술한 기판(101)은 N형 불순물이 도핑 - N형 웰(N well)과 N형 소스 및 드레인(104)을 의미 - 되어 도전성을 갖게 되는데, 이는 일례일 뿐 P형 불순물, 예컨대 붕소(B)를 도핑시켜 P형 웰과 P형 소스 및 드레인을 형성하여도 기판(101)은 도전성을 갖게 된다.
도 5는 본 발명의 제2 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도이다.
도 5와 같이, 커패시터는 복수의 벌브 패턴(205, bulb pattern)이 형성되고, N형 웰(N well)이 형성된 기판(201), 기판(201) 상에 형성된 유전막(202), 유전막(202) 상에 형성된 게이트(203) 및 게이트(203)의 양측 기판(201)에 형성된 N형 소스 및 드레인(204)을 포함한다. 여기서, 게이트(203)가 커패시터의 일측 전극에 해당하고, N형 웰(N well)과 N형 소스 및 드레인(204)이 타측 전극에 해당한다.
각 구성요소에 대해 보다 자세하게 설명하면 다음과 같다.
N형 웰(N well)과 N형 소스 및 드레인(204)은 N형 불순물, 예컨대 인(P)을 기판(201)에 도핑(doping)시켜 형성한다. 때문에, 기판(201)은 도전성을 갖는다.
게이트(203)는 도전막, 예컨대, 불순물이 함유된 다결정 실리콘막 또는 금속막으로 형성한다.
유전막(202)은 산화알루미늄(Al2O3) 또는 산화하프늄(HfO2)과 같이 고유전율의 박막으로 형성한다.
또한, 벌브 패턴(205)이라 함은, 복수의 개방영역을 갖는 마스크패턴을 이용하여 기판(201)을 비등방성 식각하여 리세스 패턴을 형성한 후, 리세스 패턴의 하부를 등방성 식각하여 입구보다 바닥면 폭이 넓은 패턴을 의미한다.
제2 실시 예의 커패시터는 기판(201)에 복수의 벌브 패턴(205)을 형성함으로써, 기판(201)에 굴곡을 형성하며, 이를 통해 커패시터 전극의 면적을 증가시킨다. 이때, 칩 내 커패시터의 면적 증가는 없는 상태에서 커패시터 전극의 면적만이 증가되며, 때문에 종래 대비 정전용량이 증가한다.
한편, 상술한 기판(201)은 N형 불순물이 도핑 - N형 웰(N well)과 N형 소스 및 드레인(204)을 의미 - 되어 도전성을 갖게 되는데, 이는 일례일 뿐 P형 불순물, 예컨대 붕소(B)를 도핑시켜 P형 웰과 P형 소스 및 드레인을 형성하여도 기판(201)은 도전성을 갖게 된다.
도 6은 본 발명의 제3 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도이다.
도 6과 같이, 커패시터는 복수의 핀 패턴(305, fin pattern)이 형성되고, N형 웰(N well)이 형성된 기판(301), 기판(301) 상에 형성된 유전막(302), 유전막(302) 상에 형성된 게이트(303) 및 게이트(303)의 양측 기판(301)에 형성된 N형 소스 및 드레인(204)을 포함한다. 여기서, 게이트(303)가 커패시터의 일측 전극에 해당하고, N형 웰(N well)과 N형 소스 및 드레인(304)이 타측 전극에 해당한다.
각 구성요소에 대해 보다 자세하게 설명하면 다음과 같다.
N형 웰(N well)과 N형 소스 및 드레인(304)은 N형 불순물, 예컨대 인(P)을 기판(301)에 도핑(doping)시켜 형성한다. 때문에, 기판(301)은 도전성을 갖는다.
게이트(303)는 도전막, 예컨대, 불순물이 함유된 다결정 실리콘막 또는 금속막으로 형성한다.
유전막(302)은 산화알루미늄(Al2O3) 또는 산화하프늄(HfO2)과 같이 고유전율의 박막으로 형성한다.
또한, 핀 패턴(305)이라 함은, 기판(301) 상에 성장(growth) 또는 증착(deposition) 공정을 진행하여 기판(301) 표면보다 돌출된 복수의 패턴을 의미한다.
제3 실시 예의 커패시터는 기판(301)에 복수의 핀 패턴(305)을 형성함으로써, 기판(301)에 굴곡을 형성하며, 이를 통해 커패시터 전극의 면적을 증가시킨다. 이때, 칩 내 커패시터의 면적 증가는 없는 상태에서 커패시터 전극의 면적만이 증가되며, 때문에 종래 대비 정전용량이 증가한다.
한편, 상술한 기판(301)은 N형 불순물이 도핑 - N형 웰(N well)과 N형 소스 및 드레인(304)을 의미 - 되어 도전성을 갖게 되는데, 이는 일례일 뿐 P형 불순물, 예컨대 붕소(B)를 도핑시켜 P형 웰과 P형 소스 및 드레인을 형성하여도 기판(301)은 도전성을 갖게 된다.
전술한 바와 같은 제1 내지 제3 실시 예에 따른 커패시터를 도 2와 같은 승압전압(VPP) 생성회로, 또는 도 3과 같은 기판 바이어스전압(VBB) 생성회로에 적용할 경우, 칩 내 상기 생성회로들의 면적 증가 없이, 생성회로의 승압 또는 감압 능력을 상승시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 상술한 실시 예들에서는 기판을 굴곡지게 형성하기 위해, 리세스 패턴, 벌브 패턴 및 핀 패턴을 형성하는 방법이 예시되어 있으나, 리세스 패턴 바닥면에 핀 패턴이 형성된 새들(saddle) 패턴도 실시 예로 포함할 수 있다. 또한, 각 패턴들이 복합적으로 형성된 것도 본 발명의 실시 예로 포함할 수 있으며, 기판에 굴곡을 형성할 수 있는 모든 기술이 실시 예로 포함할 수 있다.
도 1은 일반적인 승압전압(VPP) 생성회로를 나타낸 회로도.
도 2는 일반적인 기판 바이어스전압(VBB) 생성회로를 나타낸 회로도.
도 3은 종래기술에 따라 승압전압(VPP) 생성회로와 기판 바이어스전압(VBB) 생성회로에 사용되는 커패시터를 나타낸 단면도.
도 4는 본 발명의 제1 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도.
도 5는 본 발명의 제2 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도.
도 6는 본 발명의 제3 실시 예에 따라 제조된 커패시터를 나타낸 구조 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 웰이 형성된 기판
102 : 유전막
103 : 게이트
104 : 소스 및 드레인
105 : 리세스 패턴

Claims (5)

  1. 도전형 불순물을 포함하는 기판;
    상기 기판의 단차진 표면을 따라 배치된 유전막;
    상기 유전막 상에 배치된 게이트; 및
    상기 게이트 양측면의 상기 기판에 각각 배치된 소오스 및 드레인을 구비하며,
    상기 소오스 및 드레인은 기판과 동일한 도전형 불순물을 포함하는 것을 특징으로 하는 펌핑 모스 커패시터.
  2. 제1항에 있어서,
    상기 기판은 리세스 패턴, 벌브 패턴, 핀 패턴 및 새들 패턴으로 이루어진 그룹 중에서 어느 하나 또는 이들이 복합적으로 형성되어서, 단차진 표면을 갖는 것을 특징으로 하는 펌핑 모스 커패시터.
  3. 삭제
  4. 삭제
  5. 삭제
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