CN106992167A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法。半导体结构包含基板和电容结构。基板具有第一盲孔及沟槽，第一盲孔连通沟槽，第一盲孔具有第一深度，沟槽具有小于第一深度的第二深度。电容结构包含第一内导体、第一内绝缘体及外导体。第一内导体位于第一盲孔中，第一内绝缘体环绕第一内导体，外导体具有第一部分环绕第一内绝缘体，及一延伸部分从第一部分延伸出来，第一部分位于第一盲孔中，延伸部分位于沟槽中，第一内导体是借由第一内绝缘体与外导体隔离。借此，本发明的半导体结构为小尺寸，并且其电容值可以被轻易调整以满足所有种类的电源供应器。

Description

半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，特别是涉及一种具有埋设于基板中的互连电容的半导体结构及其制作方法。
背景技术
半导体积体电路工业历经了快速的成长，在成长期间，半导体装置的尺寸和形状也大幅缩减，并且，为了提升半导体装置的表现，通常会放置去耦电容(decoupling capacitor，DECAP)以降低电源供应杂讯和电压波动，并维持电源和信号的完整性。一般来说，去耦电容常被用于多种积体电路中，像是互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)。
然而，由不同电源供应器所提供的电压变化幅度大，因此，并不容易提供足够的去耦电容以满足所有种类的电源供应器，特别是那些提供高电压的电源供应器，通常需要高电容值的去耦电容以降低杂讯。一般来说，具有高电容值的去耦电容通常需要大量的安装空间，这使得小尺寸的半导体不容易有空间来安装足够的去耦电容以满足各电源供应器。因此，亟需一种包含具有高电容值且小尺寸的改良电容结构的半导体结构及其制作方法。
发明内容
本发明的目的在于提供一种导体结构及其制作方法，半导体结构为小尺寸，其电容值可以被轻易调整以满足所有种类的电源供应器，且其制作方法并具有制作过程简单及低成本的优势。
本发明提供一种半导体结构。半导体结构包含基板和电容结构，基板具有第一盲孔及沟槽，第一盲孔连通沟槽，第一盲孔具有第一深度，沟槽具有小于第一深度的第二深度，电容结构包含第一内导体、第一内绝缘体及外导体，第一内导体位于第一盲孔中，第一内绝缘体环绕第一内导体，外导体具有第一部分环绕第一内绝缘体，及一延伸部分从第一部分延伸出来，第一部分位于第一盲孔中，延伸部分位于沟槽中，第一内导体是借由第一内绝缘体与外导体隔离。
在一实施方式中，在俯视下，其中延伸部分的面积小于第一部分、第一内绝缘体及第一内导体的总面积。
在一实施方式中，其中延伸部分的厚度小于第一部分、第一内绝缘体及第一内导体的总厚度。
在一实施方式中，半导体结构进一步包含第二盲孔、外导体的第二部、第二内绝缘体及第二内导体，第二盲孔连通沟槽并位于基板中，外导体的第二部分位于第二盲孔中，第二内绝缘体埋设于外导体的第二部分中，第二内导体埋设于第二内绝缘体中。
在一实施方式中，半导体结构进一步包含第一金属层，其接触外导体，以及第二金属层，其接触第一内导体及第二内导体。
在一实施方式中，半导体结构进一步包含外绝缘体，其位于基板及外导体之间。
在一实施方式中，外绝缘体具有厚度，厚度小于沟槽的第二深度。
在一实施方式中，外绝缘体及延伸部分的组合厚度等于沟槽的第二深度。
在一实施方式中，延伸部分的厚度等于沟槽的第二深度。
在一实施方式中，延伸部分的厚度不同于第一部分的厚度。
在一实施方式中，电容结构与基板共平面。
本发明提供一种制作半导体结构的方法，此方法包含以下步骤，在基板中形成第一盲孔及沟槽，第一盲孔连通沟槽，第一盲孔具有第一深度，沟槽具有小于第一深度的第二深度；形成外导体，其具有第一部分于第一盲孔中，及一延伸部分于沟槽中；在第一部分上形成第一内绝缘体；以及在第一内绝缘体上形成第一内导体，并借由第一内绝缘体与第一部分隔离。
在一实施方式中，此方法进一步包含以下步骤，形成第二盲孔，第二盲孔连通沟槽且位于基板中；在第二盲孔中形成外导体的第二部分；在第二部分上形成第二内绝缘体；以及在第二内绝缘体上形成第二内导体，并借由第二内绝缘体与第二部分隔离。
在一实施方式中，第二盲孔具有第三深度，第三深度大于沟槽的第二深度。
在一实施方式中，第一盲孔的第一深度不同于第二盲孔的第三深度。
在一实施方式中，在形成外导体前，此方法进一步包含在第一盲孔及沟槽中形成外绝缘体。
在一实施方式中，外绝缘体的厚度小于沟槽的第二深度。
在一实施方式中，外导体填满沟槽。
在一实施方式中，此方法进一步包含形成第一金属层接触外导体，以及第二金属层接触第一内导体及第二内导体。
在一实施方式中，形成第一盲孔及沟槽是借由激光钻孔、干蚀刻或湿蚀刻进行。
与现有技术相比，本发明具有如下有益效果：本发明的导体结构及其制作方法，半导体结构为小尺寸，其电容值可以被轻易调整以满足所有种类的电源供应器，且其制作方法并具有制作过程简单及低成本的优势。
参考下面的描述和权利要求范围，本发明的这些和其他特征、方面和优点将变得更好理解。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：
图1是根据一实施方式所示的制作半导体的方法的流程图。
图2A、图3A、图4A、图5A及图6A是根据一实施方式所示的半导体结构在各种制作阶段的俯视图。
图2B、图3B、图4B、图5B及图6B分别是图2A、图3A、图4A、图5A及图6A沿线段A-A’的剖面图。
图7是根据一实施方式所示的半导体结构在一制作阶段的剖面图。
图8是根据一实施方式所示的半导体结构在一制作阶段的俯视图。
具体实施方式
为了使本发明内容的叙述更加详尽与完备，可参照所附的图式及以下所述各种实施例，图式中相同的号码代表相同或相似的元件。
以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示。
当一个元件被称为在…上时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。此外，相对词汇，如下或底部与上或顶部，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。
在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。
如同先前所述的问题，提供足够的去耦电容以满足所有种类的电源供应器是困难的，此外，具有高电容值的去耦电容通常需要大量的安装空间，因此，本发明提供一种包含具有高电容值的新颖电容结构的半导体结构及制作此半导体结构的方法，此电容结构为小尺寸，并且其电容值可以被轻易调整以满足所有种类的电源供应器，制作方法并具有制作过程简单及低成本的优势。
图1是根据一实施方式所示的制作半导体的方法的流程图。图2A、图3A、图4A、图5A及图6A是根据一实施方式所示的半导体结构在各种制作阶段的俯视图。图2B、图3B、图4B、图5B及图6B分别是图2A、图3A、图4A、图5A及图6A沿线段A-A’的剖面图。
流程图100开始于操作110，请参照图2A及图2B，在基板210中形成第一盲孔222、第二盲孔224及沟槽226，第一盲孔222及第二盲孔224皆连通沟槽226，因此，第一盲孔222是借由沟槽226与第二盲孔224连通。此外，第一盲孔222、第二盲孔224及沟槽226构成凹槽220，特别的是，如图2A所示，凹槽220在俯视下为哑铃形。
如图2B所示，第一盲孔222具有第一深度d1，沟槽226具有第二深度d2，第二盲孔224具有第三深度d3。沟槽226的第二深度d2小于第一盲孔222的第一深度d1，也小于第二盲孔224的第三深度d3。
在一实施方式中，凹槽220是借由激光钻孔、干蚀刻或湿蚀刻而形成。举例来说，可以借由干蚀刻来蚀刻基板210以形成凹槽220，例如：反应性离子蚀刻(Reactive ion etching，RIE)。反应性离子蚀刻包含但不限于低温型深反应性离子蚀刻(cryogenic deep reactive ion etching)或博世深反应性离子蚀刻(Bosch deep reactive ion etching)。在一实施方式中，凹槽220是借由干蚀刻制成而形成，首先，在基板210上形成光阻层(未示出)，光阻层具有第一开口、第二开口及第三开口，第二开口小于第一开口及第三开口，接下来，通过第一开口蚀刻基板210以形成第一盲孔222，通过第二开口蚀刻基板210以形成沟槽226，并通过第三开口蚀刻基板210以形成第二盲孔224。因为反应性离子蚀刻延迟(RIE lag)的缘故，如图2B所示，沟槽226的第二深度d2小于第一盲孔222的第一深度d1，也小于第二盲孔224的第三深度d3。
根据以上所述的干蚀刻工艺，可以借由调整光阻层中开口的尺寸来控制盲孔和沟槽的深度，因此，在一实施方式中，第一盲孔222的第一深度d1不同于第二盲孔224的第三深度d3。
在一实施方式中，基板210为硅晶圆或晶片，基板210可包含主动元件，例如：N通道场效电晶体(N-channel field effect transistor，NFET)、P通道场效电晶体(P-channel field effect transistor，PFET)、金属氧化物半导体场效电晶体(Metal oxide semiconductor field effect transistor，MOSFET)、互补式金属氧化物半导体场效电晶体、高电压电晶体、和/或高频率电晶体、和/或被动元件，例如：电阻器(resistor)和/或电容器(capacitor)或感应器(inductor)和/或其组合。硅晶圆包含硅、硅锗(SiGe)、硅锗碳(SiGeC)或碳化硅的材料、层叠型半导体，例如：硅/硅锗、或绝缘体上硅(silicon-on-insulator，SOI)。
接续操作120，并参照图3A及图3B，在第一盲孔222、第二盲孔224及沟槽226中形成外绝缘体230。在一实施方式中，外绝缘体230是借由化学气相沉积(Chemical vapor deposition，CVD)、原子层沉积(Atomic layer deposition，ALD)、物理气相沉积(Physical vapor deposition，PVD)或电浆增强化学气相沉积(Plasma-enhanced chemical vapor deposition，PECVD)所形成，并是由氮化硅或二氧化硅所构成。在一实施方式中，操作120可以被省略。
值得注意的是，外绝缘体230具有厚度t1，厚度t1小于沟槽226的第二深度d2。换句话说，沟槽226并没有被外绝缘体230填满，因此，在形成外绝缘体230于沟槽226之后，沟槽226的剩余部分能够被其他物质填入。
接续操作130，并参照图4A及图4B，在外绝缘体230上形成外导体240。外导体240具有第一部分242于第一盲孔222中，第二部分244于第二盲孔224中，以及一延伸部分246于沟槽226中。延伸部分246从第一部分242延伸至第二部分244。此外，外绝缘体230和延伸部分246填满沟槽226，也即，外绝缘体230及延伸部分246的组合厚度等于沟槽226的第二深度d2，组合厚度等于外绝缘体230的厚度t1与延伸部分246的厚度t2的总和。然而，在一替代实施例中，省略外绝缘体230，因此，沟槽226是仅被延伸部分246填满，换句话说，延伸部分246的厚度等于沟槽226的深度。
在一实施方式中，外导体240是借由CVD、ALD、PVD或PECVD所形成，并是由任何适当的导电材料所构成，例如：钨、铝、铜、多晶硅或合金。借由上述的形成方法，延伸部分246的厚度t2可不同于第一部分242的厚度t3。
此外，第一盲孔222并没有被外导体240的第一部分242填满，第二盲孔224也没有被外导体240的第二部分244填满，因此，第一盲孔222和第二盲孔224的剩余部分可以填入其他材料。
接续操作140，并参照图5A及图5B，在第一部分242上形成第一内绝缘体252，并在第二部分244上形成第二内绝缘体254，第一内绝缘体252及第二内绝缘体254的形成方法和材料可参照形成外绝缘体230的实施方式。
接续操作150，并参照图6A及图6B，在第一内绝缘体252上形成第一内导体262，在第二内绝缘体254上形成第二内导体264，以形成半导体结构200。外绝缘体230、外导体240、第一内绝缘体252、第二内绝缘体254、第一内导体262及第二内导体264形成电容结构270。在一实施方式中，如图6B所示，电容结构270与基板210共平面。第一内导体262及第二内导体264的形成方法和材料可参照形成外导体240的实施方式。
详细来说，外绝缘体230位于基板210及外导体240之间，第一内导体262位于第一盲孔222中，第一内绝缘体252顺形地环绕第一内导体262，外导体240的第一部分242顺形地环绕第一内绝缘体252，第一内导体262是借由第一内绝缘体252与外导体240隔离。此外，第二内导体264位于第二盲孔224中，第二内绝缘体254顺形地环绕第二内导体264，外导体240的第二部分244顺形地环绕第二内绝缘体254，第二内导体264是借由第二内绝缘体254与外导体240隔离。
换句话说，第一内绝缘体252埋设于外导体240的第一部分242中，第一内导体262埋设于第一内绝缘体252中。第二内绝缘体254埋设于外导体240的第二部分244中，第二内导体264埋设于第二内绝缘体254中。
此外，如图6A所示，在俯视下，延伸部分246的面积小于第一部分242、第一内绝缘体252及第一内导体262的总面积。如图6B所示，延伸部分246的厚度t2小于第一部分242、第一内绝缘体252及第一内导体262的总厚度t4。
值得注意的是，第一部分242、第一内绝缘体252及第一内导体262形成第一电容272，第二部分244、第二内绝缘体254及第二内导体264形成第二电容274。第一电容272是借由外导体240的延伸部分246电连接至第二电容274，以在基板210中形成互连电容。
因为第一电容272和第二电容274皆为沟道式(trench-type)电容，相较于平面式电容，所占的空间较小，而有利于缩小半导体装置的尺寸。此外，由于(1)第一电容272和第二电容274可以借由延伸部分246而轻易地连接起来，且不需要额外的连接线路，(2)延伸部分246的形成步骤能够被整合到第一电容272和第二电容274的形成步骤中，因此，本发明的制作方法可以简化形成第一电容272和第二电容274之间连结所需的步骤，因此，此制作方法具有制作过程简单及低成本的优势。
此外，延伸部分246埋设于基板210中，使得这样的结构设计有利于缩小半导体装置的尺寸，借由连接第一电容272和第二电容274，电容结构270的电容值会高于单个第一电容272或单个第二电容274，因此，具有较高电容值的电容结构270可以被用于提升高电压电源供应器(high-voltage powersupply)的表现，并具有更广泛的应用。
图7是根据一实施方式所示的半导体结构300在一制作阶段的剖面图。在基板210及电容结构270上形成具有多个开口的介电层310，接下来，多个开口被第一金属层320及第二金属层330填满以形成半导体结构300。相较于如图6B所示的半导体结构200，半导体结构300进一步包含覆盖基板210及电容结构270的介电层310、接触外导体240的第一金属层320、以及接触第一内导体262及第二内导体264的第二金属层330。因为第二金属层330具有连续性，使得第一内导体262被电连接至第二内导体264，电容结构270可以通过第一金属层320和第二金属层330与其他元件进行连接，例如：电源供应器。
图8是根据一实施方式所示的半导体结构在一制作阶段的俯视图。电容结构470埋设于基板410中以形成半导体结构400，电容结构470包含外绝缘体430、外导体440、内绝缘体451、453、455及457、以及内导体461、463、465及467。外导体440包含第一部分441、第二部分443、第三部分445、第四部分447及延伸部分442、444、446及448。第一部分441环绕内绝缘体451，内绝缘体451环绕内导体461并将内导体461与第一部分441隔离开来，以形成第一电容471。第二电容473、第三电容475及第四电容477具有与第一电容471相同的结构，在此不再赘述。值得注意的是，第一电容471是借由延伸部分442与第二电容473相连，并借由延伸部分448与第四电容477相连，这意味着一个电容可以与两个电容相连，可以借此轻易地推论，单个电容可以借由与两个以上的电容相连以增加电容值，因此，借由调整电容结构中的电容数量，我们可以轻易地调整电容值以满足所有种类的电源供应器，并且，借由延伸部分来连接足够数量的电容，电容结构可以具有足够高的电容值以降低电源供应杂讯、降低电压波动及维持电源和信号的完整性，因而提升半导体装置的表现。
虽然本发明已经以实施方式公开如上，以上所述仅为本发明的优选实施例，并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的均等变动与修饰，皆应属本发明的涵盖范围，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体结构，其特征在于，所述半导体结构包含：
基板，其具有第一盲孔及沟槽，所述第一盲孔连通所述沟槽，所述第一盲孔具有第一深度，所述沟槽具有小于所述第一深度的第二深度；以及
电容结构，其包含：
第一内导体，其位于所述第一盲孔中；
第一内绝缘体，其环绕所述第一内导体；以及
外导体，其具有第一部分环绕所述第一内绝缘体，及一延伸部分从所述第一部分延伸出来，所述第一部分位于所述第一盲孔中，所述延伸部分位于所述沟槽中，其中所述第一内导体是借由所述第一内绝缘体与所述外导体隔离。
2.如权利要求1所述的半导体结构，在俯视下，其特征在于，所述延伸部分的面积小于所述第一部分、所述第一内绝缘体及所述第一内导体的总面积。
3.如权利要求1所述的半导体结构，其特征在于，所述延伸部分的厚度小于所述第一部分、所述第一内绝缘体及所述第一内导体的总厚度。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构进一步包含：
第二盲孔，其连通所述沟槽并位于所述基板中；
所述外导体的第二部分，其位于所述第二盲孔中；
第二内绝缘体，其埋设于所述外导体的所述第二部分中；以及
第二内导体，其埋设于所述第二内绝缘体中。
5.如权利要求4所述的半导体结构，其特征在于，所述半导体结构进一步包含第一金属层，其接触所述外导体，以及第二金属层，其接触所述第一内导体及所述第二内导体。
6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构进一步包含外绝缘体，其位于所述基板及所述外导体之间。
7.如权利要求6所述的半导体结构，其特征在于，所述外绝缘体具有厚度，所述厚度小于所述沟槽的所述第二深度。
8.如权利要求6所述的半导体结构，其特征在于，所述外绝缘体及所述延伸部分的组合厚度等于所述沟槽的所述第二深度。
9.如权利要求1所述的半导体结构，其特征在于，所述延伸部分的厚度等于所述沟槽的所述第二深度。
10.如权利要求1所述的半导体结构，其特征在于，所述延伸部分的厚度不同于所述第一部分的厚度。
11.如权利要求1所述的半导体结构，其特征在于，所述电容结构与所述基板共平面。
12.一种制作半导体结构的方法，其特征在于，所述制作半导体结构的方法包含：
在基板中形成第一盲孔及沟槽，所述第一盲孔连通所述沟槽，所述第一盲孔具有第一深度，所述沟槽具有小于所述第一深度的第二深度；
形成外导体，其具有第一部分于所述第一盲孔中，及一延伸部分于所述沟槽中；
在所述第一部分上形成第一内绝缘体；以及
在所述第一内绝缘体上形成第一内导体，并借由所述第一内绝缘体与所述第一部分隔离。
13.如权利要求12所述的制作半导体结构的方法，其特征在于，所述制作半导体结构的方法进一步包含：
形成第二盲孔，所述第二盲孔连通所述沟槽且位于所述基板中；
在所述第二盲孔中形成所述外导体的第二部分；
在所述第二部分上形成第二内绝缘体；以及
在所述第二内绝缘体上形成第二内导体，并借由所述第二内绝缘体与所述第二部分隔离。
14.如权利要求13所述的制作半导体结构的方法，其特征在于，所述第二盲孔具有第三深度，所述第三深度大于所述沟槽的所述第二深度。
15.如权利要求13所述的制作半导体结构的方法，其特征在于，所述第一盲孔的所述第一深度不同于所述第二盲孔的所述第三深度。
16.如权利要求12所述的制作半导体结构的方法，在形成所述外导体前，其特征在于，所述制作半导体结构的方法进一步包含在所述第一盲孔及所述沟槽中形成外绝缘体。
17.如权利要求16所述的制作半导体结构的方法，其特征在于，所述外绝缘体的厚度小于所述沟槽的所述第二深度。
18.如权利要求12所述的制作半导体结构的方法，其特征在于，所述外导体填满所述沟槽。
19.如权利要求12所述的制作半导体结构的方法，其特征在于，所述制作半导体结构的方法进一步包含形成第一金属层接触所述外导体，以及第二金属层接触所述第一内导体及所述第二内导体。
20.如权利要求12所述的制作半导体结构的方法，其特征在于，形成所述第一盲孔及所述沟槽是借由激光钻孔、干蚀刻或湿蚀刻进行。
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