TWI689042B - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明提供一種半導體結構及其製作方法。半導體結構包含一基板和一電容結構，基板具有一第一盲孔及一溝槽，第一盲孔連通溝槽，第一盲孔具有一第一深度，溝槽具有一小於第一深度的第二深度，電容結構包含一第一內導體、第一內絕緣體及一外導體，第一內導體位於第一盲孔中，第一內絕緣體環繞第一內導體，外導體具有一第一部分環繞第一內絕緣體，及一延伸部分從第一部分延伸出來，第一部分位於第一盲孔中，延伸部分位於溝槽中，第一內導體係藉由第一內絕緣體與外導體隔離。

Description

半導體結構及其製作方法
本發明係關於一種半導體結構及其製作方法，特別係關於一種具有埋設於基板中的互連電容的半導體結構及其製作方法。
半導體積體電路工業歷經了快速的成長，在成長期間，半導體裝置的尺寸和形狀亦大幅縮減，並且，為了提升半導體裝置的表現，通常會放置去耦電容(decoupling capacitor，DECAP)以降低電源供應雜訊和電壓波動，並維持電源和訊號的完整性。一般來說，去耦電容常被用於多種積體電路中，像是互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)。
然而，由不同電源供應器所提供的電壓變化幅度大，因此，並不容易提供足夠的去耦電容以滿足所有種類的電源供應器，特別是那些提供高電壓的電源供應器，通常需要高電容值的去耦電容以降低雜訊。一般來說，具有高電容值的去耦電容通常需要大量的安裝空間，這使得小尺寸的 半導體不容易有空間來安裝足夠的去耦電容以滿足各電源供應器。因此，亟需一種包含具有高電容值且小尺寸的改良電容結構的半導體結構及其製作方法。
本發明提供一種半導體結構。半導體結構包含一基板和一電容結構，基板具有一第一盲孔及一溝槽，第一盲孔連通溝槽，第一盲孔具有一第一深度，溝槽具有一小於第一深度的第二深度，電容結構包含一第一內導體、第一內絕緣體及一外導體，第一內導體位於第一盲孔中，第一內絕緣體環繞第一內導體，外導體具有一第一部分環繞第一內絕緣體，及一延伸部分從第一部分延伸出來，第一部分位於第一盲孔中，延伸部分位於溝槽中，第一內導體係藉由第一內絕緣體與外導體隔離。
在一實施方式中，在俯視下，其中延伸部分的一面積小於第一部分、第一內絕緣體及第一內導體的一總面積。
在一實施方式中，其中延伸部分的一厚度小於第一部分、第一內絕緣體及第一內導體的一總厚度。
在一實施方式中，半導體結構進一步包含一第二盲孔、外導體的一第二部、一第二內絕緣體及第二內導體，第二盲孔連通溝槽並位於基板中，外導體的第二部分位於第二盲孔中，第二內絕緣體埋設於外導體的第二部分中，第二內導體埋設於第二內絕緣體中。
在一實施方式中，半導體結構進一步包含一第一金屬層接觸外導體，以及一第二金屬層接觸第一內導體及第二內導體。
在一實施方式中，半導體結構進一步包含一外絕緣體於基板及外導體之間。
在一實施方式中，外絕緣體具有一厚度，厚度小於溝槽的第二深度。
在一實施方式中，外絕緣體及延伸部分的組合厚度等於溝槽的第二深度。
在一實施方式中，延伸部分的一厚度等於溝槽的第二深度。
在一實施方式中，延伸部分的一厚度不同於第一部分的一厚度。
在一實施方式中，電容結構與基板共平面。
本發明提供一種製作半導體結構的方法，此方法包含以下步驟，形成一第一盲孔及一溝槽於一基板中，第一盲孔連通溝槽，第一盲孔具有一第一深度，溝槽具有一小於第一深度的第二深度；形成一外導體，其具有一第一部分於第一盲孔中，及一延伸部分於溝槽中；形成一第一內絕緣體於第一部分上；以及形成一第一內導體於第一內絕緣體上，並藉由第一內絕緣體與第一部分隔離。
在一實施方式中，此方法進一步包含以下步驟，形成一第二盲孔，第二盲孔連通溝槽且位於基板中；形成外導體的一第二部分於第二盲孔中；形成一第二內絕緣體 於第二部分上；以及形成一第二內導體於第二內絕緣體上，並藉由第二內絕緣體與第二部分隔離。
在一實施方式中，第二盲孔具有一第三深度，第三深度大於溝槽的第二深度。
在一實施方式中，第一盲孔的第一深度不同於第二盲孔的第三深度。
在一實施方式中，在形成外導體前，此方法進一步包含形成一外絕緣體於第一盲孔及溝槽中。
在一實施方式中，外絕緣體的一厚度小於溝槽的第二深度。
在一實施方式中，外導體填滿溝槽。
在一實施方式中，此方法進一步包含形成一第一金屬層接觸外導體，以及一第二金屬層接觸第一內導體及第二內導體。
在一實施方式中，形成第一盲孔及溝槽係藉由雷射鑽孔、乾蝕刻或濕蝕刻進行。
參考下面的描述和所附的專利請求範圍，本發明的這些和其他特徵、方面和優點將變得更好理解。
100‧‧‧流程圖
110、120、130、140、150‧‧‧操作
200‧‧‧半導體結構
210‧‧‧基板
220‧‧‧凹槽
222‧‧‧第一盲孔
224‧‧‧第二盲孔
226‧‧‧溝槽
230‧‧‧外絕緣體
240‧‧‧外導體
242‧‧‧第一部分
244‧‧‧第二部分
246‧‧‧延伸部分
252‧‧‧第一內絕緣體
254‧‧‧第二內絕緣體
262‧‧‧第一內導體
264‧‧‧第二內導體
270‧‧‧電容結構
272‧‧‧第一電容
274‧‧‧第二電容
300‧‧‧半導體結構
310‧‧‧介電層
320‧‧‧第一金屬層
330‧‧‧第二金屬層
400‧‧‧半導體結構
410‧‧‧基板
430‧‧‧外絕緣體
440‧‧‧外導體
441‧‧‧第一部分
443‧‧‧第二部分
445‧‧‧第三部分
447‧‧‧第四部分
451、453、455、457‧‧‧內絕緣體
461、463、465、467‧‧‧內導體
442、444、446、448‧‧‧延伸部分
470‧‧‧電容結構
471‧‧‧第一電容
473‧‧‧第二電容
475‧‧‧第三電容
477‧‧‧第四電容
d1‧‧‧第一深度
d2‧‧‧第二深度
d3‧‧‧第三深度
t1、t2、t3‧‧‧厚度
t4‧‧‧總厚度
A-A’‧‧‧線段
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖係根據一實施方式所示之製作半導體的方法的流程圖。
第2A、3A、4A、5A及6A圖係根據一實施方式所示之半導體結構在各種製作階段的俯視圖。
第2B、3B、4B、5B及6B圖分別係第2A、3A、4A、5A及6A圖沿線段A-A’的剖面圖。
第7圖係根據一實施方式所示之半導體結構在一製作階段的剖面圖。
第8圖係根據一實施方式所示之半導體結構在一製作階段的俯視圖。
為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方 位是可以被理解的。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。
如同先前所述的問題，提供足夠的去耦電容以滿足所有種類的電源供應器是困難的，此外，具有高電容值的去耦電容通常需要大量的安裝空間，因此，本發明提供一種包含具有高電容值的新穎電容結構的半導體結構及製作此半導體結構的方法，此電容結構為小尺寸，並且其電容值可以被輕易調整以滿足所有種類的電源供應器，製作方法並具有製作過程簡單及低成本的優勢。
第1圖係根據一實施方式所示之製作半導體的方法的流程圖。第2A、3A、4A、5A及6A圖係根據一實施方式所示之半導體結構在各種製作階段的俯視圖。第2B、3B、4B、5B及6B圖分別係第2A、3A、4A、5A及6A圖沿線段A-A’的剖面圖。
流程圖100開始於操作110，請參照第2A圖及第2B圖，在基板210中形成第一盲孔222、第二盲孔224及溝槽226，第一盲孔222及第二盲孔224皆連通溝槽226，因此，第一盲孔222係藉由溝槽226與第二盲孔224連通。此 外，第一盲孔222、第二盲孔224及溝槽226構成凹槽220，特別的是，如第2A圖所示，凹槽220在俯視下為啞鈴形。
如第2B圖所示，第一盲孔222具有第一深度d1，溝槽226具有第二深度d2，第二盲孔224具有第三深度d3。溝槽226的第二深度d2小於第一盲孔222的第一深度d1，亦小於第二盲孔224的第三深度d3。
在一實施方式中，凹槽220係藉由雷射鑽孔、乾蝕刻或濕蝕刻而形成。舉例來說，可以藉由乾蝕刻來蝕刻基板210以形成凹槽220，例如：反應性離子蝕刻(Reactive ion etching，RIE)。反應性離子蝕刻包含但不限於低溫型深反應性離子蝕刻(cryogenic deep reactive ion etching)或博世深反應性離子蝕刻(Bosch deep reactive ion etching)。在一實施方式中，凹槽220係藉由乾蝕刻製成而形成，首先，形成一光阻層(未示出)於基板210上，光阻層具有第一開口、第二開口及第三開口，第二開口小於第一開口及第三開口，接下來，通過第一開口蝕刻基板210以形成第一盲孔222，通過第二開口蝕刻基板210以形成溝槽226，並通過第三開口蝕刻基板210以形成第二盲孔224。因為反應性離子蝕刻延遲(RIE lag)的緣故，如第2B圖所示，溝槽226的第二深度d2小於第一盲孔222的第一深度d1，亦小於第二盲孔224的第三深度d3。
根據以上所述的乾蝕刻製程，可以藉由調整光阻層中開口的尺寸來控制盲孔和溝槽的深度，因此，在一實施方式中，第一盲孔222的第一深度d1不同於第二盲孔224 的第三深度d3。
在一實施方式中，基板210為矽晶圓或晶片，基板210可包含主動元件，例如：N通道場效電晶體(N-channel field effect transistor，NFET)、P通道場效電晶體(P-channel field effect transistor，PFET)、金屬氧化物半導體場效電晶體(Metal oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體場效電晶體、高電壓電晶體、和/或高頻率電晶體、和/或被動元件，例如：電阻器(resistor)和/或電容器(capacitor)或感應器(inductor)和/或其組合。矽晶圓包含矽、矽鍺(SiGe)、矽鍺碳(SiGeC)或碳化矽之材料、層疊型半導體，例如：矽/矽鍺、或絕緣體上矽(silicon-on-insulator，SOI)。
接續操作120，並參照第3A圖及第3B圖，形成外絕緣體230於第一盲孔222、第二盲孔224及溝槽226中。在一實施方式中，外絕緣體230係藉由化學氣相沉積(Chemical vapor deposition，CVD)、原子層沉積(Atomic layer deposition，ALD)、物理氣相沉積(Physical vapor deposition，PVD)或電漿增強化學氣相沉積(Plasma-enhanced chemical vapor deposition，PECVD)所形成，並係由氮化矽或二氧化矽所構成。在一實施方式中，操作120可以被省略。
值得注意的是，外絕緣體230具有厚度t1，厚度t1小於溝槽226的第二深度d2。換句話說，溝槽226並沒有 被外絕緣體230填滿，因此，在形成外絕緣體230於溝槽226之後，溝槽226的剩餘部分能夠被其他物質填入。
接續操作130，並參照第4A圖及第4B圖，形成外導體240於外絕緣體230上。外導體240具有第一部分242於第一盲孔222中，第二部分244於第二盲孔224中，以及一延伸部分246於溝槽226中。延伸部分246從第一部分242延伸至第二部分244。此外，外絕緣體230和延伸部分246填滿溝槽226，亦即，外絕緣體230及延伸部分246的組合厚度等於溝槽226的第二深度d2，組合厚度等於外絕緣體230的厚度t1與延伸部分246的厚度t2的總和。然而，在一替代實施例中，省略外絕緣體230，因此，溝槽226係僅被延伸部分246填滿，換句話說，延伸部分246的厚度等於溝槽226的深度。
在一實施方式中，外導體240係藉由CVD、ALD、PVD或PECVD所形成，並係由任何適當的導電材料所構成，例如：鎢、鋁、銅、多晶矽或合金。藉由上述的形成方法，延伸部分246的厚度t2可不同於第一部分242的厚度t3。
此外，第一盲孔222並沒有被外導體240的第一部分242填滿，第二盲孔224亦沒有被外導體240的第二部分244填滿，因此，第一盲孔222和第二盲孔224的剩餘部分可以填入其他材料。
接續操作140，並參照第5A圖及第5B圖，形成第一內絕緣體252於第一部分242上，並形成第二內絕緣體 254於第二部分244上，第一內絕緣體252及第二內絕緣體254的形成方法和材料可參照形成外絕緣體230的實施方式。
接續操作150，並參照第6A圖及第6B圖，形成第一內導體262於第一內絕緣體252上，形成第二內導體264於第二內絕緣體254上，以形成半導體結構200。外絕緣體230、外導體240、第一內絕緣體252、第二內絕緣體254、第一內導體262及第二內導體264形成電容結構270。在一實施方式中，如第6B圖所示，電容結構270與基板210共平面。第一內導體262及第二內導體264的形成方法和材料可參照形成外導體240的實施方式。
詳細來說，外絕緣體230位於基板210及外導體240之間，第一內導體262位於第一盲孔222中，第一內絕緣體252順形地環繞第一內導體262，外導體240的第一部分242順形地環繞第一內絕緣體252，第一內導體262係藉由第一內絕緣體252與外導體240隔離。此外，第二內導體264位於第二盲孔224中，第二內絕緣體254順形地環繞第二內導體264，外導體240的第二部分244順形地環繞第二內絕緣體254，第二內導體264係藉由第二內絕緣體254與外導體240隔離。
換句話說，第一內絕緣體252埋設於外導體240的第一部分242中，第一內導體262埋設於第一內絕緣體252中。第二內絕緣體254埋設於外導體240的第二部分244中，第二內導體264埋設於第二內絕緣體254中。
此外，如第6A圖所示，在俯視下，延伸部分246的面積小於第一部分242、第一內絕緣體252及第一內導體262的總面積。如第6B圖所示，延伸部分246的厚度t2小於第一部分242、第一內絕緣體252及第一內導體262的總厚度t4。
值得注意的是，第一部分242、第一內絕緣體252及第一內導體262形成第一電容272，第二部分244、第二內絕緣體254及第二內導體264形成第二電容274。第一電容272係藉由外導體240的延伸部分246電連接至第二電容274，以在基板210中形成互連電容。
因為第一電容272和第二電容274皆為溝道式(trench-type)電容，相較於平面式電容，所佔的空間較小，而有利於縮小半導體裝置的尺寸。此外，由於(1)第一電容272和第二電容274可以藉由延伸部分246而輕易地連接起來，且不需要額外的連接線路，(2)延伸部分246的形成步驟能夠被整合到第一電容272和第二電容274的形成步驟中，因此，本發明的製作方法可以簡化形成第一電容272和第二電容274之間連結所需的步驟，因此，此製作方法具有製作過程簡單及低成本的優勢。
此外，延伸部分246埋設於基板210中，使得這樣的結構設計有利於縮小半導體裝置的尺寸，藉由連接第一電容272和第二電容274，電容結構270的電容值會高於單個第一電容272或單個第二電容274，因此，具有較高電容值的電容結構270可以被用於提升高電壓電源供應器 (high-voltage power supply)的表現，並具有更廣泛的應用。
第7圖係根據一實施方式所示之半導體結構300在一製作階段的剖面圖。形成具有多個開口之介電層310於基板210及電容結構270上，接下來，多個開口被第一金屬層320及第二金屬層330填滿以形成半導體結構300。相較於如第6B圖所示之半導體結構200，半導體結構300進一步包含覆蓋基板210及電容結構270的介電層310、接觸外導體240的第一金屬層320、以及接觸第一內導體262及第二內導體264的第二金屬層330。因為第二金屬層330具有連續性，使得第一內導體262被電連接至第二內導體264，電容結構270可以透過第一金屬層320和第二金屬層330與其他元件進行連接，例如：電源供應器。
第8圖係根據一實施方式所示之半導體結構在一製作階段的俯視圖。電容結構470埋設於基板410中以形成半導體結構400，電容結構470包含外絕緣體430、外導體440、內絕緣體451、453、455及457、以及內導體461、463、465及467。外導體440包含第一部分441、第二部分443、第三部分445、第四部分447及延伸部分442、444、446及448。第一部分441環繞內絕緣體451，內絕緣體451環繞內導體461並將內導體461與第一部分441隔離開來，以形成第一電容471。第二電容473、第三電容475及第四電容477具有與第一電容471相同的結構，在此不再贅述。值得注意的是，第一電容471係藉由延伸部分442與第二電 容473相連，並藉由延伸部分448與第四電容477相連，這意味著一個電容可以可以與兩個電容相連，可以藉此輕易地推論，單個電容可以藉由與兩個以上的電容相連以增加電容值，因此，藉由調整電容結構中的電容數量，我們可以輕易地調整電容值以滿足所有種類的電源供應器，並且，藉由延伸部分來連接足夠數量的電容，電容結構可以具有足夠高的電容值以降低電源供應雜訊、降低電壓波動及維持電源和訊號的完整性，因而提升半導體裝置的表現。
雖然本發明已以實施方式揭露如上，以上所述僅為本發明之較佳實施例，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之均等變化與修飾，皆應屬本發明之涵蓋範圍，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體結構
210‧‧‧基板
230‧‧‧外絕緣體
240‧‧‧外導體
242‧‧‧第一部分
244‧‧‧第二部分
246‧‧‧延伸部分
252‧‧‧第一內絕緣體
254‧‧‧第二內絕緣體
262‧‧‧第一內導體
264‧‧‧第二內導體
270‧‧‧電容結構
272‧‧‧第一電容
274‧‧‧第二電容
t2、t3‧‧‧厚度
t4‧‧‧總厚度

Claims (18)

  1. 一種半導體結構，包含：包含半導體材料之一基板，其具有一凹槽(recess)，該凹槽界定至少兩個盲孔(blind holes)及一溝槽(trench)，該溝槽自其一表面在其中延伸進入但沒有通過該半導體材料，在橫截面(transverse cross-section)中為圓形及具有一圓化(rounded)底部之一第一盲孔藉由該溝槽連通(communicating with)在橫截面中為圓形及具有一圓化底部之一第二盲孔，該第一盲孔具有一第一深度，該溝槽具有小於該第一深度的一第二深度，及該第二盲孔具有大於該第二深度的一第三深度，在俯視下(in plan view)該凹槽展示一啞鈴(dumbbell)形；以及一去耦電容結構(decoupling capacitor structure)，其包含：一第一內導體(inner conductor)，其位於該第一盲孔中；一第二內導體，其位於該第二盲孔中；一第一內絕緣體(inner insulator)，其環繞(surrounding)該第一內導體；一第二內絕緣體，其環繞該第二內導體；以及一外導體(outer conductor)，其具有一第一部分環繞該第一內絕緣體，一第二部分環繞該第二內絕緣體，及一延伸部分(extending portion)延伸於該第一部分及該第二部分之間且具有一厚度，該厚度不同於該第一部分之一厚度，該厚度相同於該溝槽之該第二深度，該第一部分位於該第一 盲孔中，該第二部分位於該第二盲孔中，以及該延伸部分位於該溝槽中，其中該第一內導體係藉由該第一內絕緣體與該外導體隔離且該第二內導體藉由該第二內絕緣體與該外導體隔離。
  2. 如請求項1所述之半導體結構，其中在俯視下該延伸部分的一面積小於該第一部分、該第一內絕緣體及該第一內導體的一總面積。
  3. 如請求項1所述之半導體結構，其中該延伸部分的一厚度小於該第一部分、該第一內絕緣體及該第一內導體的一總厚度。
  4. 如請求項1所述之半導體結構，進一步包含與該外導體接觸之一第一金屬層，以及與該第一內導體及該第二內導體接觸之一第二金屬層。
  5. 如請求項1所述之半導體結構，進一步包含一外絕緣體於該基板及該外導體之間。
  6. 如請求項5所述之半導體結構，其中該外絕緣體具有一厚度，該厚度小於該溝槽的該第二深度。
  7. 如請求項5所述之半導體結構，其中該外絕緣體及該延伸部分的一組合厚度等於該溝槽的該第二深 度。
  8. 如請求項1所述之半導體結構，其中該去耦電容結構之一上部範圍(upper extent)與該基板共平面(coplanar)。
  9. 如請求項1所述之半導體結構，其中該外導體的該延伸部分電連接該第一部分至該第二部分以在該基板中形成至少兩個連接之電容。
  10. 如請求項1所述之半導體結構，進一步包含該外導體的一第三部分，該第三部分形成在一第三盲孔中；一第二溝槽，該第二溝槽以連接該外導體的該第三部分至該外導體的該第一部分及該第二部分的一第二延伸部分填入；一第三內導體，其埋設(embedded)於一第三內絕緣體中，該第三內絕緣體埋設於該外導體的該第三部分中。
  11. 如請求項4所述之半導體結構，其中該第二金屬層電連接該第一內導體至該第二內導體。
  12. 一種製作(fabricating)半導體結構的方法，包含：形成包含在橫截面中為圓形及具有一圓化底部之一第一盲孔、在橫截面中為圓形及具有一圓化底部之一第二盲 孔、及一溝槽之凹槽於一基板之半導體材料中但沒有通過該半導體材料，使得在俯視下該凹槽展示一啞鈴形，該第一盲孔藉由該溝槽連通該第二盲孔，該第一盲孔具有一第一深度，該溝槽具有一小於該第一深度的一第二深度，及該第二盲孔具有大於該第二深度的一第三深度；及形成一去耦電容結構，其包含：形成一外導體，其具有一第一部分於該第一盲孔中、一第二部分於該第二盲孔中，及一延伸部分於該溝槽中，該延伸部分之一厚度不同於該第一部分之一厚度，及該厚度相同於該溝槽之該第二深度；形成一第一內絕緣體於該第一部分上；形成一第二內絕緣體於該第二部分上；形成一第一內導體於該第一內絕緣體上，並藉由該第一內絕緣體與該第一部分隔離；以及形成一第二內導體於該第二內絕緣體上，並藉由該第二內絕緣體與該第二部分隔離。
  13. 如請求項12所述之方法，其中該第一盲孔的該第一深度不同於該第二盲孔的該第三深度。
  14. 如請求項12所述之方法，在形成該外導體前，進一步包含形成一外絕緣體於該第一盲孔、該第二盲孔、及該溝槽中。
  15. 如請求項14所述之方法，其中該外絕緣 體的一厚度小於該溝槽的該第二深度。
  16. 如請求項12所述之方法，其中該外導體填滿該溝槽。
  17. 如請求項12所述之方法，進一步包含形成一第一金屬層接觸該外導體，以及一第二金屬層接觸該第一內導體及該第二內導體。
  18. 如請求項12所述之方法，其中形成該第一盲孔及該溝槽係藉由雷射鑽孔、乾蝕刻或濕蝕刻進行。
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