JP2010526437A - トランジスタ固有のコンタクト設計によってトランジスタの性能を向上させるための手法 - Google Patents

トランジスタ固有のコンタクト設計によってトランジスタの性能を向上させるための手法 Download PDF

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Abstract

コンタクト構造（２３０Ａ，２３０Ｂ）のサイズおよび／または密度を局所的に適合させることによって、例えば、個々のトランジスタ（２１０，２１０Ａ，２１０Ｂ）内で、あるいは、より広い範囲で、高性能の半導体デバイス（２００）の全体的な性能を向上させることができる。このため、コンタクト構造（２３０Ａ，２３０Ｂ）と局所的なデバイス特性との間の相互関係に配慮することができる。一方で、従来のプロセス戦略と高い互換性を維持することができる。

Description

本開示は、一般に、集積回路の製造に関し、より詳細には、複数のコンタクトプラグを含むコンタクト構造に接続された、ＭＯＳトランジスタ構造などの極めて高性能の電界効果トランジスタの製造に関する。
集積回路の製造プロセスは、個々の回路素子のフィーチャサイズを微細化するための絶え間ない取り組みに牽引されて、いくつかの点で改良され続けている。現在、シリコン基板が極めて入手しやすく、過去数十年の間にプロセス技術が十分に確立されていることから、集積回路の多くは、シリコンデバイスをベースとしており、予測可能な将来においてもこれが続くと考えられる。集積密度が高く、性能の高い集積回路を開発する際の重要な課題は、最新のＣＰＵやメモリデバイスの作製に必要とされうる多数のトランジスタ素子を提供するために、トランジスタ素子（ＭＯＳトランジスタ素子など）を微細化することにある。寸法の小さな電界効果トランジスタを製造する際の１つの重要な側面は、トランジスタのソース領域とドレイン領域とを分離する導電チャネルの形成を制御するゲート電極長の縮小である。トランジスタ素子のソース領域とドレイン領域は、周囲に存在する結晶性の能動領域（例えば、基板またはウェル領域）のドーパントとは逆極性のドーパントを含有する導電性半導体領域である。
ゲート長の縮小は、より微細かつより高速なトランジスタ素子を得るために必要であると考えられてきたが、ゲート長を縮小して適切なトランジスタ性能を維持するためには、複数の課題を更に伴うことが判明している。
例えば、ゲート長を縮小した場合には、導電チャネルの制御性を保つために、一般に、ゲート絶縁層の個々の（respective）膜厚も薄くしなければならない。二酸化シリコンを含有するゲート絶縁層の膜厚が、現在、破壊電圧（breakthrough voltage）とリーク電流の点で実際的な限界に近づきつつある一方、誘電率の高い誘電材料を使用するなどの他の戦略は信頼性が低いことがある。このため、チャネル領域で電荷キャリア移動度を適切に変えるために、チャネル領域に個々の（respective）歪みを発生させることにより、所定の設計寸法に対して、高性能の電界効果トランジスタの電流駆動能力（drive current capability）を改善することが提案されている。例えば、チャネル領域に実質的に単軸の圧縮歪みまたは引張歪みを発生させると、ホールおよび電子の移動度をそれぞれ上げることができる。電界効果トランジスタのチャネル領域に個々の（respective）歪みを発生させる１つの有効な機構として、トランジスタを覆う応力の非常に大きな誘電材料を設ける方法があり、この場合、チャネル領域に個々の（respective）歪みが最終的に得られるように、内在応力が下地の半導体材料に移動しうる。例えば、二酸化シリコン、窒化シリコン、炭素強化窒化シリコンなどの実績のある材料を、例えばプラズマ化学気相成長法（ＰＥＣＶＤ）法によって形成することができ、その際、所望の大きさおよび種類の内在応力を得るために、個々のプロセスパラメータが効率的に制御されうる。例えば、最大３ＧＰａまたはこれ以上の高い内在圧縮応力を有する窒化シリコンを堆積することができ、このため、Ｐ型トランジスタの性能を向上させるために、この材料を有利に使用することができる。同様に、１ＧＰａの範囲またはこれ以上の適度に高い引張応力を有する窒化シリコンを堆積することができ、Ｎチャネルトランジスタの電流駆動能力を上げることができる可能性が与えられる。このような高い応力が印加された材料は、トランジスタ素子を覆い、これを保護している（passivates）層間誘電材料に組み入れられ、この層間絶縁材料の上またはその中に、個々の配線レベル（いわゆるメタライゼーション層）が形成されうる。したがって、トランジスタ寸法の微細化と組み合わせて、個々の（respective）歪み誘発機構を使用することにより、高性能トランジスタ素子を作製することが可能となる。しかし、集積回路および個々のトランジスタ素子の最終的な性能は、特定のトランジスタ特性のみに依存するのではなく、特定の回路レイアウトに従って個々の回路素子相互の電気的接続を提供する個々の配線方式（regimes）によっても決定されうる。単位面積当たりの回路素子数が増加しているため、一般に、これらの回路素子間に設ける接続の数を更に増やす必要がありうる（これは、高度な相互接続構造で必要とされうる）。断面積の縮小が続いているため、導電性の非常に高い材料と、隣接する導体間の寄生キャパシタンスの低減が要求される。したがって、個々のメタライゼーションレベルにおいて、導電性の非常に高い材料（例えばｌｏｗ−ｋ誘電材料と銅の組み合わせ）が使用されうる。
しかし、ドレイン領域およびソース領域とメタライゼーションレベルとの間に電気的接続を提供する個々の（respective）コンタクト構造も、個々のトランジスタ素子の全体的な性能に極めて重要である。このため、個々のコンタクトプラグまたはコンタクト要素は、コンタクト抵抗が低い一方で、同時に、他のトランジスタ特性（スイッチング速度など）に過度に悪影響を及ぼさない必要がある。しかし、図１ａ，１ｂを参照して下で説明するように、従来の戦略では、これらの２つの要件を同時に満たすことが困難であることが判明している。
図１ａは、基板１０１を有する半導体デバイス１００の断面図を概略的に示す。基板１０１は、例えば、その上にシリコン系の半導体層１０２が形成されているシリコン系基板または他の任意の適切なキャリア材料などである。更に、半導体層１０２に電界効果トランジスタ１１０が形成されている。トランジスタ１１０は、ゲート絶縁層１１５上に形成されたゲート電極１１４を有してもよく、ゲート絶縁層１１５は、半導体層１０２内に存在するチャネル領域１１６から、ゲート電極１１４を分離している。また、ゲート電極１１４の側壁に個々の（respective）スペーサ構造１１３が設けられうる。トランジスタ１１０は、ドレインおよびソースとしてそれぞれ機能する高濃度ドープ半導体領域１１１，１１２を更に有する。したがって、領域１１１はソース領域を表し、領域１１２はドレイン領域を表しうる。ソース領域１１１とドレイン領域１１２の構成は、実績のあるトランジスタアーキテクチャの多くにおいて実質的に同じである点に留意すべきである。このアーキテクチャでは、ドレイン領域１１２とは異なるソース領域１１１の機能が、回路レイアウトによって定義されうる、すなわち、特定のトランジスタ型について、ソース領域１１１は、一般に、ドレイン領域１１２と異なる電圧ノードに接続されうる。例えば、Ｎチャネルトランジスタの場合、ソース領域１１１は、実際は電子の供給源として機能する。ソース側からドレイン側にゲート電極１１４に適切な制御電圧を印加すると、個々の（respective）導電チャンネルが、チャネル領域１１６内に形成されうる。対応するスイッチング動作の初期では、個々の電子が、ソース領域１１１とドレイン領域１１２間の電圧差による加速後は、ドレイン側で最大の運動エネルギーを有しうる。また、ゲート電極１１４での信号伝搬遅延を低減させ、ドレイン領域１１２とソース領域１１１のコンタクト抵抗を下げるために、ドレイン領域１１２とソース領域１１１内と、ゲート電極１１４上とに、金属シリサイド領域１１７が形成されうる。
半導体デバイス１００は、トランジスタ１１０を封入および保護しており、２種類以上の材料から形成されうる層間絶縁材料１２０も更に有する。多くの場合、二酸化シリコン系の材料が層１２２の形で設けられ、所望のパッシベーション特性を提供しうる。また、トランジスタ１１０の上に、通常はエッチストップ層１２１が存在する。エッチストップ層１２１は、層１２２の材料に対して高いエッチング選択性を示し、ソース領域１１１およびドレイン領域１１２にそれぞれ接続する個々のコンタクトプラグ１３１，１３２を形成するために、層１２２をパターニングする個々の（respective）エッチングプロセスを有効に制御できるようにする。例えば、エッチストップ層１２１は、二酸化シリコン系の材料をエッチングするための複数の異方性エッチングレシピに対して高いエッチング耐性を有しうる窒化シリコンから形成されうる。コンタクトまたはコンタクトプラグ１３１，１３２は、任意の適切な導電材料を基に形成され、上で説明したように、トランジスタ１１０の全体的な性能に過度に悪影響を及ぼさないようにコンタクト抵抗を下げるため、通常は金属が使用されうる。例えば、タングステン、銅、アルミニウムまたは他の任意の金属を、一般に使用することができ、個々の（respective）導電材料と組み合わせて、適切な導電性バリア層（図示なし）が設けられてもよい。
図１ａに示す半導体デバイス１００は、以下のプロセスを基に形成することができる。半導体層１０２に１つ以上のトランジスタ素子（トランジスタ１１０または他の回路素子など）を形成するため、適切な能動領域を画定するために、半導体層１０２が、確立されたプロセス技術を基にパターニングされうる。このために、リソグラフィ法、エッチング法、堆積法および平坦化法によって浅部トレンチアイソレーション構造が形成されうる。その後、個々の（respective）トランジスタ特性に従って、個々の能動領域に、ベースとなる（basic）ドーピング濃度が設定されうる。その後、ゲート電極１１４とゲート絶縁層１１５が形成される。ベース材料の堆積および／または酸化またはその他の改質などの確立された戦略に基づいて、所望の膜厚（高性能の電界効果トランジスタの二酸化シリコン系層では約１〜２ｎｍなど）を有するゲート絶縁層１１５が得られる。ゲート電極１１４は、成膜を実施し、その後、高度なパターニング法を実行することで形成されうる。その後、適切に設計された注入サイクルに基づいて、ドレイン領域１１２とソース領域１１１が形成され、その際、個々の注入プロセスで横方向寸法を変えたスペーサ構造１１３が使用されうる。ドーパントを活性化させ、ドレイン領域１１２とソース領域１１１を再結晶させるために、適切なアニーリングプロセスが、断続的に、かつ注入プロセスの後に実行されうる。その後、ゲート電極１１４と、ドレイン領域１１２とソース領域１１１とに、必要に応じて金属シリサイド領域１１７が形成されてもよい。次に、エッチストップ層１２１が形成されうる。その際、一般に、高度なアプリケーションでは、チャネル領域１１６に必要なタイプと量の歪みを与え、これにより、チャネル領域１１６内の電荷キャリア移動度を向上させ、ひいては電流駆動能力を向上させるために、層１２１内に高い内部応力が形成されうる。上で説明したように、高い内在応力を示すように、窒化シリコンおよび他の材料が有利に堆積されうる。その後、層間絶縁材料１２０に個々の開口を形成するために、後から実施するリソグラフィおよびパターニングシーケンスのために良好な表面特性を与えるため、任意の適切な堆積法と、場合によっては平坦化ステップを実行して、誘電層１２２が形成されうる。その後、タングステンなどの適切な材料が埋め込まれ、その際、上で説明したように、個々の開口に適切なバリア材料が設けられてもよい。
トランジスタ１１０の動作中、トランジスタ１１０の性能は、コンタクト１３１からシリサイド領域１１７を通ってソース領域１１１へ、チャネル領域１１６からドレイン領域１１２へ、金属シリサイド領域１１７およびコンタクト要素１３２を介して層間絶縁材料１２０の上に形成されたメタライゼーション層内の対応する金属線によって定義される導電路の特性によって決定される。例えば、チャネル領域１１６に個々の（respective）歪みを発生させ、ドレイン領域１１２とソース領域１１１内のドーパントプロファイルを改善することにより、優れたスイッチング特性および電流駆動能力を得ることができる。望ましい低コンタクト抵抗を保つために、通常は、ソース領域１１１に接続する複数の個々のコンタクト要素１３１と、ドレイン領域１１２に接続する複数のコンタクト要素１３２とが設けられる。その一方、エッチストップ層１２１の非常に大きな応力印加材料が、コンタクト要素１３１，１３２の領域で除去されているため、望ましい電流駆動能力の向上に寄与することができないため、コンタクト要素１３１，１３２は、チャネル領域１１６への全体的な応力伝達に大きく影響しうる。更に、コンタクト１３１，１３２によって生ずる、ゲート電極１１４に対するフリンジ容量も、トランジスタの全体的な性能に悪影響を及ぼしうる。このため、低コンタクト抵抗の観点からみると、目標横方向寸法が適度に大きな個々のコンタクト要素１３１，１３２を多く設けることが望ましい一方で、歪み特性の観点およびゲート電極１１４に対するフリンジ容量の観点からみると、コンタクト要素１３１，１３２の数を減らすか、そのサイズを小さくするか、この両方を行うことが望ましい。したがって、コンタクト要素１３１，１３２の設計は、これらの要件の間の妥協点となる。
図１ｂは、半導体デバイス１００の上面図を概略的に示す。この図では、ソース側の個々のコンタクト要素１３１と、ドレイン側の個々のコンタクト要素１３２とが、Ｌで示すコンタクト要素の横方向寸法と、Ｄで示す個々の（respective）距離とによって定義される特定のレイアウトで設けられている。この寸法Ｌ、Ｄは、設計寸法、すなわち目標値として理解され、実際のデバイスではプロセスの変動に従ってわずかに変わりうる。個々の（respective）横方向寸法Ｌおよび横方向距離Ｄは、一般に半導体デバイス１００の回路素子のすべてについて等しい。したがって、デバイスの微細化によって得られる個々の（respective）トランジスタ性能のゲインおよび高度な歪み誘発機構は、コンタクト構造に大きく依存し、この結果、特定のトランジスタ特性に対する上に挙げた悪影響により、予想される性能ゲインよりも小さくなることがある。
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる各種の手法およびデバイスを対象としている。
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
ここに開示する主題は、一般に、半導体デバイスおよびその形成手法に関し、特別に設計されたデバイス特性を局所的に得るために、コンタクト構造のレイアウトが局所的に変更されうる。このようにして、オーミックコンタクトが低いという利点と、歪み誘発機構、高いフリンジ容量の形成など、悪影響を及ぼす他のトランジスタ特性とのバランスを適切にとるために、コンタクト構造と個々の回路素子間の相互関係を、例えば１つのトランジスタ素子内であっても、非常に局所的に適合させることができる。例えば、場合によっては、コンタクト要素が、層間絶縁材料中の応力を印加された誘電材料に生じさせる応力緩和は、Ｐチャネルトランジスタではより強力となりうるが、これは、現在利用可能な堆積法で得られる圧縮応力の値が、一般に、対応する引張応力の値よりも著しく大きくなりうるからである。一方で、Ｐチャネルトランジスタでは全体的なコンタクト抵抗はさほどクリティカルではないが、これは、固有抵抗（すなわち電荷キャリア移動度によって規定される）がＮチャネルトランジスタよりも高いためである。したがって、Ｐチャネルトランジスタの高濃度ドープ半導体領域の抵抗が支配要因となりうるため、コンタクト抵抗の上昇が、全体的な直列抵抗に必ずしも悪影響を及ぼすわけではない一方で、同時に、個々のチャネル領域に大きな量の歪みが誘発されうる。別の場合には、コンタクト抵抗の増大による電圧低下が、ドレイン側よりもソース側でより大きく、トランジスタの全体的な性能に影響しうることが判明している。一方、ドレイン側は一般にトランジスタのスイッチングノードであるため、ドレインコンタクトとゲート電極間の容量性結合、このためフリンジ容量が、全体的なスイッチング性能により大きく影響しうる。したがって、フリンジ容量を低下させるように、ドレイン側でコンタクト抵抗を下げることが、スイッチング性能のゲインを補償する、場合によっては過度に補償する一方、ソース側でコンタクト抵抗を下げると、スイッチング挙動に過度に影響を及ぼすことなく、トランジスタ性能が向上する。したがって、ほかの点では同一の設計ルールおよびプロセス技術に対して、コンタクト構造の設計時に、トランジスタの動作挙動を局所的に変えることを考慮に入れる際に、個々のコンタクト構造の特性を局所的に変えることによって、トランジスタ性能を向上させることができる。
ここに開示する１つの例示的な半導体デバイスは、ドレイン領域およびソース領域を有する第１のトランジスタと、前記ドレイン領域に接続し、それぞれ第１の目標横方向寸法を有する複数のドレインコンタクトと、を有する。更に、前記半導体デバイスは、前記ソース領域に接続し、それぞれ、前記第１の目標横方向寸法とは異なる第２の目標横方向寸法を有する複数のソースコンタクトを有する。
ここに開示する更に別の例示的な半導体デバイスは、ドレイン領域およびソース領域を有する第１のトランジスタと、前記ドレイン領域に接続する第１の複数のドレインコンタクトと、を有する。また、前記半導体デバイスは、前記ソース領域に接続する第２の複数のソースコンタクトと、を有し、前記第１の複数のコンタクトの数は前記第２の複数のコンタクトの数と異なる。
ここに開示する更に別の例示的な半導体デバイスは、ドレイン領域およびソース領域を有する第１のトランジスタと、ドレイン領域およびソース領域を有する第２のトランジスタと、を有する。前記半導体デバイスは、前記第１のトランジスタおよび前記第２のトランジスタを覆う層間絶縁材料を更に有する。更に、前記第１のトランジスタの前記ドレイン領域および前記ソース領域に接続し、前記層間絶縁材料を通って延びるコンタクト要素を有する第１のコンタクト構造が提供され、前記第１のコンタクト構造は、前記コンタクト要素の目標横方向寸法および前記コンタクト要素間の目標距離によって規定される第１のレイアウトに従って設計されている。前記半導体デバイスは、前記第２のトランジスタの前記ドレイン領域および前記ソース領域に接続し、前記層間絶縁材料を通って延びるコンタクト要素を有する第２のコンタクト構造と、を更に有し、前記第２のコンタクト構造は、前記コンタクト要素の目標横方向寸法および前記コンタクト要素間の目標距離によって定義され、前記第１のレイアウトとは異なる第２のレイアウトに従って設計されている。
従来の手法に従って形成されたトランジスタおよびコンタクト構造を有する半導体デバイスの断面図。 図１ａに示した従来の半導体デバイスの上面図。 ここに開示する例示的な実施形態による、ドレイン側とソース側とでコンタクト要素のサイズを変えたトランジスタの上面図。 図２ａのデバイスの断面図。 更に別の例示的な実施形態による、ドレイン側とソース側とで、コンタクト要素の数を変えることによって、コンタクト構造の点で非対称の構成を有する更に別のトランジスタ素子の上面図。 更に別の例示的な実施形態による、ドレイン側とソース側とで、コンタクト要素の数および横方向サイズを変えることによって、コンタクト構造の点で非対称の構成を有する更に別のトランジスタ素子の上面図。 更に別の例示的な実施形態による、異なるレイアウトに基づいて形成したコンタクト構造を有する、異なるトランジスタなどの異なるデバイス領域を有する半導体デバイスの上面図。 図２ｅの半導体デバイスの断面図。 更に別の例示的な実施形態による、設計の異なる個々のコンタクト構造を有する異なるトランジスタを有する半導体デバイスの上面図。 更に別の例示的な実施形態による、設計の異なる個々のコンタクト構造を有する異なるトランジスタを有する半導体デバイスの上面図。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含む点に留意すべきである。
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
一般に、ここに開示する主題は、コンタクト構造とトランジスタデバイス間の、局所的かつデバイス固有の相互関係に配慮するために、コンタクト構造の特性を局所的に変えることによって、高性能の半導体デバイスのトランジスタ性能を向上させるためのデバイスおよび手法に関する。トランジスタ特性の個々のコンタクトとの相互関係は、種類が異なるトランジスタでは異なり、場合によっては個々のトランジスタ内でも異なることがあり、このため、コンタクト構造の悪影響を低減させるために、個々のコンタクト構造の特性（すなわち、横方向サイズおよびコンタクトの間の距離）を、適切な方法で局所的に適合させることができる可能性が与えられることが認識されてきた。コンタクト構造の特性を個々に（respective）局所的に適合させることは、プロセス条件を局所的に変更すること（例えば、リソグラフィマスク、エッチングプロセスなどを個々に調整すること）により行うことができる。別の場合には、例えば、「コンタクト密度」を適切に適合させる、すなわち、トランジスタの幅方向のコンタクト要素の数を減らし、これにより、個々のトランジスタ側に存在するコンタクト材料の実質的な量を減らすことによって、個々のコンタクト構造の設計を局所的に変更することができる。
ここで、応力伝達機構など、ほかの極めて複雑な機構によって得られる更なる性能ゲインは、従来のコンタクト構成（regimes）と共に使用される場合には予想よりも小さくなることがあるため、ここに開示する原理は、高度に微細化されたトランジスタ素子を有する非常に高性能の半導体デバイスの場合に極めて有利である点に留意すべきである。また、トランジスタ特性の個々の非対称な挙動は、高度に微細化されたデバイスではより顕著となり、この結果、対応する適合が、さほどクリティカルではない半導体デバイスと比べ、極めて大きく影響しうる。しかし、コンタクト構成を個々に変更することは、大きな適合なしに、従来のプロセス戦略の多くにより容易に実施することができるため、約１００ｎｍ以上の微少寸法（critical dimensions）のさほど厳しくない半導体デバイスおよびトランジスタについても、個々の（respective）性能のゲインを得ることができる。したがって、添付の特許請求の範囲または明細書に特段の記載のない限り、ここに開示する主題は、特定のデバイス寸法および個々の（respective）技術ノードに限定されるとみなすべきではない。
図２ａは、複数のソースコンタクト要素２３１と複数のドレインコンタクト要素２３２とを含むコンタクト構造２３０を有するトランジスタ２１０を備えた半導体デバイス２００の上面図を概略的に示す。個々のコンタクト要素２３１，２３２は、Ｗで示すトランジスタの幅方向に実質的に直線状に配置され、コンタクト２３１と２３２は、それぞれ、トランジスタ２１０のゲート電極２１４によって分離されうる。ゲート電極２１４のほか、トランジスタ２１０の全体が、図２ｂに示す断面図を参照して下で説明する個々の（respective）層間絶縁材料によって封入されているという点に留意すべきである。図の実施形態では、コンタクト構造２３０は、トランジスタ２１０の性能を向上させるため、その設計が非対称でありうる。上で説明したように、トランジスタ２１０のソース側における、実際のトランジスタ２１０の外での電圧低下の結果、デバイス２１０の電流駆動能力が、ドレイン側の同様の電圧低下よりも大きく低下しうる。この結果、個々の設計ルールおよびプロセス要件と適合するように、コンタクト２３１の導電材料の量が適度に多くなるように選択されうる。すなわち、実質的に環状のコンタクトを考える場合、望ましい低コンタクト抵抗を得ることができるように、代表的な横方向寸法（例えば、指定された高さ位置での個々のコンタクト開口２３１の直径）が選択されうる。別の場合には、コンタクト要素２３１，２３２の実際の断面形状に応じて、他のどのような代表的な横方向寸法が使用されてもよい。また、所望の全体的な抵抗特性を得るように、構造２３０の２つの隣接するコンタクト間の横方向距離も選択されうる。すなわち、横方向距離Ｄは、トランジスタの幅方向の単位長さ当たりのコンタクト要素の数を実質的に表しうる。図の実施形態では、対応する横方向距離Ｄ、このため単位長さ当たりのコンタクトの数（または「コンタクト密度」）が、ドレイン側とソース側とで等しくてもよい、すなわち、ソースコンタクト２３１の数がドレインコンタクト２３２の数と等しくてもよい。一方、上で説明したように、ドレイン側において、得られるスイッチング挙動に影響しうる、ゲート電極２１４に対するフリンジ容量を低下させるために、Iで示すように横方向寸法を縮小してもよい。したがって、図１ａ，１ｂに図に示すように、ドレイン側とソース側とでコンタクトレイアウトが同じである従来のトランジスタと比較した、トランジスタ２１０のほかの同等のトランジスタ特性について、トランジスタ性能の向上を得ることができる。例えば、使用する技術規格と適合する場合には、コンタクト要素２３１の横方向寸法Ｌを、同じ技術ノードの従来の設計よりも広げることができる一方、コンタクト２３２の横方向サイズＩを、コンタクト構造２３０の形成に使用されるプロセス技術によって制限される範囲内で縮小することができる。
図２ｂは、図２ａの線Ｉｌｂ−ＩＩｂにおけるデバイス２００の断面図を概略的に示す。図に示すように、デバイス２００は、その上に半導体層２０２が形成されている基板２０１を有しうる。基板２０１は、その上に半導体層２０２を形成するための適切なキャリア材料であればどのようなものでもよく、シリコン系の半導体層、またはその上にトランジスタ２１０を形成するのに適した他のどのような半導体材料でもよい。一部の例示的な実施形態では、基板２０１は、半導体層２０２と共に、シリコンオンインシュレータ（ＳＯＩ）構成を形成しており、この構成では、半導体層２０２が、二酸化シリコン層などの対応する埋込み誘電材料（図示なし）上に形成されうる。更に、トランジスタ２１０は、ゲート絶縁層２１５上に形成されたゲート電極２１４も有してもよく、ゲート絶縁層２１５はチャネル領域２１６からゲート電極２１４を分離している。更に、ソース領域２１１とドレイン領域２１２が設けられ、個々の金属シリサイド領域２１７によって、それぞれ個々の（respective）コンタクト要素２３１，２３２と接触している。更に、個々の（respective）スペーサ構造２１３も設けられうる。エッチストップ層２２１および誘電層２２２などの、２種類以上の材料またはサブレイヤを含みうる層間絶縁材料２２０が、トランジスタ２１０を封入し、これを保護するように形成されうる。上に記載した構成要素については、サイズおよび間隔が実質的に等しいコンタクト要素を有する従来のデバイスと比較して、コンタクト２３１，２３２が非対称であることを除いては、デバイス１００を参照して上で説明したのと同じ基準が適用されうる。
更に、デバイス２００は、実質的に同じプロセス技術を基に形成することができる。その際、従来のプロセス戦略とは異なり、層間絶縁材料２２０の形成後に、コンタクト構造２３０の望ましい非対称的な構成を得るために、後から行うパターニングシーケンスが変更されうる。例えば、コンタクト２３１と２３２とで、横方向寸法および／または距離について異なる目標値を画定するために、個々の（respective）リソグラフィマスクが提供されうる。コンタクト２３１，２３２の個々の（respective）目標横方向寸法は、所定の位置（例えば、コンタクト２３１，２３２の底部または上部）における少なくとも１つの代表的な横方向寸法として理解することができ、その際、個々のプロセス変動などにより、意図せずに、ある程度のばらつきが発生することがあるという点に留意すべきである。コンタクト２３１，２３２の個々の開口のパターニング中に、対応するパターニングシーケンスを確実に制御するために、エッチストップ層２２１が十分なプロセスマージンを提供することができるという点に留意すべきである。例えば、要素２３１，２３２の対応する開口のアスペクト比が異なるため、エッチレートが局所的に変動する場合があるが、これをエッチストップ層２２１によって吸収することができる。このため、デバイス１００を参照して上で説明したように、従来の戦略との高いプロセス互換性を実現することができる一方、ドレイン側でフリンジ容量を低下させることによって性能を向上できると共に、ソース側でコンタクト抵抗を下げることができる。同じ技術ノードのトランジスタの従来の設計に関して、目標横方向寸法の１つのみを変更することによっても、コンタクト２３１，２３２について非対称なコンタクト構造を実現することができるという点に留意すべきである。例えば、横方向寸法Ｌを更に縮小すると、全体的なプロセス戦略と適合しなくなる場合、ソース側の寸法を広げることがさほどクリティカルではないため、この場合はソース側の寸法を広げることができる。
図２ｃは、更に別の例示的な実施形態に係る半導体デバイス２００を概略的に示す。この場合、コンタクト２３１，２３２の所定値の目標横方向寸法に対し、対応するコンタクト密度を変えることによって、フリンジ容量を低下させるように、ドレイン側のコンタクト材料の個々の（respective）量が減らされうる。すなわち、コンタクト２３１と２３２に関して横方向寸法Ｌが実質的に等しい一方、隣接するコンタクト２３２間で距離が広くなっており、このため、トランジスタ２１０のドレイン側に配置されうるコンタクト要素の数が少なくなっている。この場合、コンタクト２３１と２３２について、コンタクト構造２３０のパターニング中の個々のプロセス条件が実質的に同じとなり、これにより、プロセスを高度に画一化できる一方で、上で説明したように、フリンジ容量を大きく低下させつつ、ソース側で望ましい低抵抗を維持することができる。一部の例示的な実施形態では、ソース側において、デバイスの要求事項および技術力と適合する最大の導電率を提供するように、使用する個々の（respective）技術に適合するように、目標横方向寸法Ｌを選択することができるという点に留意すべきである。
図２ｄは、更に別の例示的な実施形態に係るデバイス２００を概略的に示す。図に示すように、コンタクト構造２３０は、適切なパターニング条件と組み合わせて、望ましい低コンタクト抵抗を得るために、ソース側で、適切な目標横方向寸法Ｌおよび個々の（respective）横方向の目標距離Ｄを有するコンタクト要素２３１を有しうる。この場合、コンタクト要素２３２は、目標横方向寸法Ｉと横方向の目標距離ｄとが異なりうる。例えば、ソース側の横方向寸法Ｌの大幅な縮小が、ドレイン側でコンタクト２３２の横方向寸法Ｉを個々に（respective）縮小するために、個々の（respective）設計およびプロセス技術と適合しえない場合には、コンタクト構造２３０の個々の（respective）レイアウトにおいて、個々に（respective）適度に縮小を行ってもよく、これに加えて、所望の広い距離ｄを得るために、対応する横方向距離を距離Ｄより広げてもよい。このため、横方向距離および横方向寸法に関して個々の（respective）「適度の」適合を行う一方で、個々のフリンジ容量および／またはソース側の電圧低下を、望ましい形で大きく低減することができる。
図２ｅは、更に別の例示的な実施形態に係る半導体デバイス２００の上面図を概略的に示す。この場合、１つのトランジスタ素子内でコンタクト構造の設計を変更する代わりに、あるいはこれに加えて、異なるトランジスタ２１０Ａ，２１０Ｂなど、広いデバイス領域に、個々のコンタクト構造のレイアウトの局所的変更が適用されうる。例えば、トランジスタ２１０Ａは、Ｎチャネルトランジスタなど、図１ａ，１ｂ，２ａ，２ｂに示すものと基本的に同じ構成を有しうる特定の導電型のトランジスタでも、Ｐチャネルトランジスタなどのトランジスタ２１０Ｂと異なる構成を有するトランジスタでもよい。図の実施形態では、個々のコンタクト構造２３０Ａと２３０Ｂは、第２のトランジスタ２１０Ｂのコンタクト材料の量を減らすように、個々のコンタクト要素の横方向寸法が相互に異なっていてもよく、これによっても、フリンジ容量、応力伝達機構などに関する悪影響を低減することができる。
図２ｆは、図２ｅの線ＩＩｆで示すデバイス２００の断面図を概略的に示す。デバイス２００は、Ｎチャネルトランジスタである第１のトランジスタ２１０Ａの上に配置された誘電材料を有し、この誘電材料は、内在引張応力が高く、このトランジスタのチャネル領域２１６に個々の（respective）引張歪みを付与しうる。上で説明したように、場合によっては、高応力印加材料が、対応するエッチストップ層２２１Ａの形で、場合によっては、引張応力を有し、誘電体層２２２内に設けられうる追加の材料と組み合わせて設けられうる。同様に、Ｐチャネルトランジスタである第２のトランジスタ２１０Ｂは、その上に圧縮応力の大きな誘電材料が形成されてもよい。この材料は、例えば、個々の（respective）エッチストップ層２２１Ｂの形で設けられてもよく、これにより、第２のトランジスタ２１０Ｂのチャネル領域２１６内に個々の（respective）圧縮歪みが引き起こされる。上で説明したように、Ｐチャネルトランジスタは電荷キャリア移動度が低いために、Ｐチャネルトランジスタの固有の電流駆動能力は、Ｎチャネルトランジスタよりも低くなりうる。したがって、コンタクト構造２３０Ｂと、トランジスタ２１０Ｂの内部の構成要素（すなわち、ドレイン領域およびソース領域２１２，２１１ならびにチャネル領域２１６）とによって規定される全体的な直列抵抗の、コンタクト構造２３０Ｂの抵抗への依存度が小さくなり、これにより、全体的な直列抵抗に実質的に影響を及ぼすことなく、コンタクト構造２３０Ｂの高抵抗が許容されるようになる。このため、この場合は、上で説明したようにフリンジ容量を有効に低下させることができる。更に、個々の（respective）化学気相成長（ＣＶＤ）技術により、個々の（respective）引張応力値よりも極めて大きな圧縮応力値が得られるため、例えば、エッチストップ層２２１Ｂによって付与される歪み誘発機構が極めて大きく、このため、トランジスタ２１０Ｂにおいて、トランジスタ２１０Ａよりも高い相対性能ゲインを与えることができる。このため、対応するコンタクト要素２３１Ｂおよび／または２３２Ｂの対応するサイズの縮小および／または密度の低下により、第２のトランジスタ２１０Ｂにおける応力緩和を低減することができる。したがって、デバイス２００の全体的な性能を向上させることができる。
図２ｇは、更に別の例示的な実施形態に係るデバイス２００を概略的に示す。この図において、構造２３０Ｂのコンタクトの数を減らすことによって、コンタクト構造２３０Ａと２３０Ｂを非対称とすることができる。すなわち、構造２３０Ｂの隣接するコンタクト要素間の個々の（respective）距離Ｄが、コンタクト構造２３０Ａの対応する距離Ｄよりも短く設定されうる。このため、トランジスタ２１０Ａ，２１０Ｂの実際の幅に関わらず、個々の（respective）「コンタクト密度」を構造２３０Ａよりも構造２３０Ｂで下げることができる。すなわち、例えば、一般に電流駆動能力の低さのためにトランジスタ２１０Ｂの幅が広く設定されている場合には、個々の（respective）コンタクトの合計の数が、構造２３０Ａの対応するコンタクトの数と等しい場合、あるいはこれを超える場合であっても、トランジスタ２１０Ｂのコンタクトの個々の（respective）横方向距離を広げることによって、トランジスタ２１０Ａよりもコンタクト密度を下げることができる。
図２ｈは、更に別の例示的な実施形態に係るデバイス２００を概略的に示す。この図において、コンタクト構造２３０Ｂは、コンタクト構造２３０Ａの個々の（respective）寸法とは、横方向サイズと横方向距離が異なっていてもよい。トランジスタ２１０Ａ，２１０Ｂは、それぞれ、コンタクト要素の対称性に関して個々の（respective）「微細な（fine）」構造も有するという点に留意すべきである。すなわち、トランジスタ２１０Ａは、それ自体が、図２ａ〜２ｄに示したコンタクト構造２３０に関して上で説明したような形のコンタクト構造２３０Ａを有する。同様に、コンタクト構造２３０Ｂも、コンタクト構造２３０に関して説明した原理に従って変更してもよい。したがって、個々のトランジスタ素子と、関連するコンタクト構造との間の相互関係を局所的に調整する、ここに開示の原理により、高度な設計の柔軟性が与えられうる。別の例示的な実施形態では、より広い領域にコンタクト構造の設計またはレイアウトの個々の（respective）変更を行ってもよい、すなわち、半導体デバイス２００の広い領域に、例えば、動作速度を最大化するように設計された特定のタイプのコンタクト構造を設ける一方で、ほかの領域では、コンタクトの製造中の信頼性を向上させることができる。例えば、ランダムアクセスメモリ（ＲＡＭ）領域などの集積密度の高い領域では、隣接するトランジスタ素子間に過度の短絡が発生しないように、個々のコンタクトのサイズを縮小する一方、ロジックブロックなどのほかの領域では、動作速度を向上させるように、個々に適合を行うことができる。
この結果、本開示は、個々のトランジスタ特性に関してコンタクト構造の特性を局所的に適合させることによって、デバイスの性能を向上させる。その際、個々のコンタクト要素によって引き起こされる何らかの悪影響を低減させる一方で、トランジスタおよびコンタクト構造によって画定される導電路での全体的な直列抵抗を過度に上げないように、個々の（respective）レイアウト（すなわち、個々の（respective）目標横方向寸法および目標距離）を設定することができる。このため、１つのトランジスタ素子内であっても、全体的な性能ゲインが得られるように、サイズの異なるコンタクト要素および／または密度の異なるコンタクト要素を設けることができる。また、コンタクト構造のレイアウトを局所的に適合させる原理は、個々に適合されたコンタクト構造と共に、追加で個々に設けられうる異なるトランジスタにも適用することができ、これにより、設計の柔軟性を向上できると共に、大幅な性能ゲインを与えることができる。
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。

Claims (16)

  1. ドレイン領域（２１２）およびソース領域（２１１）を有する第１のトランジスタ（２１０，２１０Ａ）と、
    前記ドレイン領域（２１２）に接続し、それぞれ第１の目標横方向寸法を有する複数のドレインコンタクト（２３２，２３２Ａ）と、
    前記ソース領域（２１１）に接続し、それぞれ第２の目標横方向寸法を有する複数のソースコンタクト（２３１，２３１Ａ）とを備え、前記第１の目標横方向寸法は前記第２の目標横方向寸法と異なる半導体デバイス（２００）。
  2. 前記第１の目標横方向寸法は、前記第２の目標寸法より短い請求項１に記載の半導体デバイス（２００）。
  3. 前記ドレインコンタクト（２３２，２３２Ａ）の数は前記ソースコンタクト（２３１，２３１Ａ）の数と異なる請求項１に記載の半導体デバイス（２００）。
  4. 前記第１のトランジスタ（２１０，２１０Ａ）と、前記複数のドレインコンタクト（２３２，２３２Ａ）および前記複数のソースコンタクト（２３１，２３１Ａ）とを封入する層間絶縁材料（２２２）を更に備え、前記層間絶縁材料（２２２）は、前記第１のトランジスタ（２１０，２１０Ａ）のチャネル領域（２１６）内に特定の歪みを発生させる内在応力を有する請求項３に記載の半導体デバイス（２００）。
  5. ドレイン領域（２１２）およびソース領域（２１１）を有する第２のトランジスタ（２１０Ｂ）と、
    前記ドレイン領域（２１２）に接続する複数のドレインコンタクト（２３２Ｂ）と、
    前記ソース領域（２１１）に接続する複数のソースコンタクト（２３１Ｂ）とを更に備え、前記第２のトランジスタ（２１０Ｂ）の前記ドレインコンタクトおよび前記ソースコンタクト（２３２Ｂ，２３１Ｂ）は、前記第１の目標横方向寸法と第２の目標横方向寸法のうち長い方よりもより短い目標横方向寸法を有する請求項１に記載の半導体デバイス（２００）。
  6. ドレイン領域（２１２）およびソース領域（２１１）を有する第１のトランジスタ（２１０，２１０Ａ）と、
    前記ドレイン領域（２１２）に接続する第１の複数のドレインコンタクト（２３２，２３２Ａ）と、
    前記ソース領域（２１１）に接続する第２の複数のソースコンタクト（２３１，２３１Ａ）とを備え、前記第１の複数のコンタクトの数は前記第２の複数のコンタクトの数と異なる半導体デバイス（２００）。
  7. 前記ドレインコンタクト（２３２，２３２Ａ）は、前記ソースコンタクト（２３１，２３１Ａ）とは異なる目標横方向寸法を有する、請求項１０に記載の半導体デバイス（２００）。
  8. 前記ドレインコンタクト（２３２，２３２Ａ）の前記目標横方向寸法は、前記ソースコンタクト（２３１，２３１Ａ）の前記目標横方向寸法より短い、請求項１２に記載の半導体デバイス（２００）。
  9. ドレイン領域（２１２）およびソース領域（２１１）を有する第２のトランジスタ（２１０Ｂ）と、
    前記ドレイン領域（２１２）に接続する複数のドレインコンタクト（２３２Ｂ）と、
    前記ソース領域（２１１）に接続する複数のソースコンタクト（２３１Ｂ）とを更に備え、前記第２のトランジスタ（２１０Ｂ）における単位長さ当たりの前記ドレインコンタクト（２３２Ｂ）の数および単位長さ当たりの前記ソースコンタクト（２３１Ｂ）の数の一方は、前記第１のトランジスタ（２３０Ａ）の単位長さ当たりのドレインコンタクト（２３２Ａ）の数および単位長さ当たりのソースコンタクト（２３１Ａ）の数のうちの多い方よりも少ない、請求項６に記載の半導体デバイス（２００）。
  10. ドレイン領域（２１２）およびソース領域（２１１）を有する第２のトランジスタ（２１０Ｂ）と、
    前記ドレイン領域（２１２）に接続する複数のドレインコンタクト（２３２Ｂ）と、
    前記ソース領域（２１１）に接続する複数のソースコンタクト（２３１Ｂ）とを更に備え、前記第２のトランジスタ（２１０Ｂ）の前記ドレインコンタクト（２３２Ｂ）の目標横方向寸法および前記ソースコンタクト（２３１Ｂ）の目標横方向寸法のうちの少なくとも一方は、前記第１のトランジスタ（２１０Ａ）の前記ドレインコンタクト（２３２Ａ）の目標横方向寸法および前記ソースコンタクト（２３１Ａ）の目標横方向寸法のうちの少なくとも一方とは異なる、請求項６に記載の半導体デバイス（２００）。
  11. ドレイン領域（２１２）およびソース領域（２１１）を有する第１のトランジスタ（２１０Ａ）と、
    ドレイン領域（２１２）およびソース領域（２１１）を有する第２のトランジスタ（２１０Ｂ）と、
    前記第１のトランジスタおよび前記第２のトランジスタ（２１０Ａ，２１０Ｂ）を覆う層間絶縁材料（２２２）と、
    前記第１のトランジスタ（２１０Ｂ）の前記ドレイン領域（２１２）および前記ソース領域（２１１）に接続し、前記層間絶縁材料（２２２）を通って延びるコンタクト要素（２３２Ａ，２３１Ａ）を有する第１のコンタクト構造（２３０Ａ）と、
    前記第２のトランジスタ（２１０Ｂ）の前記ドレイン領域（２１２）および前記ソース領域（２１１）に接続し、前記層間絶縁材料（２２２）を通って延びるコンタクト要素（２３２Ｂ，２３１Ｂ）を有する第２のコンタクト構造（２３０Ｂ）とを備え、
    前記第１のコンタクト構造（２３０Ａ）は前記コンタクト要素（２３２Ａ，２３１Ａ）の目標横方向寸法および前記コンタクト要素（２３２Ａ，２３１Ａ）間の目標距離によって規定される第１のレイアウトに従って設計され、前記第２のコンタクト構造（２３０Ｂ）は、前記コンタクト要素（２３２Ｂ，２３１Ｂ）の目標横方向寸法および前記コンタクト要素（２３２Ｂ，２３１Ｂ）間の目標距離によって規定される第２のレイアウトに従って設計され、前記第１のレイアウトは前記第２のレイアウトとは異なる、半導体デバイス（２００）。
  12. 前記層間絶縁材料（２２２）は、
    前記第１のトランジスタ（２１０Ａ）の上に形成され、第１の種類の内在応力を有する第１の誘電層（２２１Ａ）と、
    前記第２のトランジスタ（２１０Ｂ）の上に形成され、前記第１の種類とは異なる第２の種類の内在応力を有する第２の誘電層（２２１Ｂ）とを備える、請求項１１に記載の半導体デバイス（２００）。
  13. 前記第１のトランジスタはＰチャネルトランジスタであり、前記第２のトランジスタはＮチャネルトランジスタであり、前記第２のレイアウトの最小目標距離は前記第１のレイアウトの最小目標距離よりも短い、請求項１６に記載の半導体デバイス（２００）。
  14. 前記第１のトランジスタはＰチャネルトランジスタであり、前記第２のトランジスタはＮチャネルトランジスタであり、前記第１のレイアウトの最小目標横方向寸法は前記第２のレイアウトの最小目標横方向寸法よりも短い、請求項１６に記載の半導体デバイス（２００）。
  15. 前記第１のコンタクト構造の前記コンタクト要素の目標横方向寸法は、前記第１のコンタクト構造の前記コンタクト要素の少なくとも２つについて異なる、請求項１５に記載の半導体デバイス（２００）。
  16. 前記第２のコンタクト構造の前記コンタクト要素の目標横方向寸法は、前記第２のコンタクト構造の前記コンタクト要素の少なくとも２つについて異なる、請求項１９に記載の半導体デバイス（２００）。
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