KR101380880B1 - 트랜지스터별 특정 컨택 설계에 의해 트랜지스터 성능을 강화하는 반도체 디바이스 - Google Patents

트랜지스터별 특정 컨택 설계에 의해 트랜지스터 성능을 강화하는 반도체 디바이스 Download PDF

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토마스 퓨달
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Abstract

이를 테면, 개별적인 트랜지스터들(210, 210A, 210B) 내에서, 또는 보다 포괄적인 방식으로, 컨택 구조(230A, 230B)의 사이즈 그리고/또는 밀도를 국부적으로 적합하게 함으로써, 진보된 반도체 디바이스들(200)의 전체 성능이 증가될 수 있다. 이에 따라, 컨택 구조(230A, 230B)와 국부적인 디바이스 특성 간의 상호 작용이 고려될 수 있다. 다른 한편, 통상의 공정 방식들과의 고도의 호환성을 유지할 수 있다.
공정 호환, 컨택 구조, 컨택 사이즈, 컨택 밀도, 국부적인 변화, 적합

Description

트랜지스터별 특정 컨택 설계에 의해 트랜지스터 성능을 강화하는 반도체 디바이스{SEMICONDUCTOR DEVICE FOR ENHANCING TRANSISTOR PERFORMANCE BY TRANSISTOR SPECIFIC CONTACT DESIGN}
본 개시는 일반적으로 집적 회로들의 제조에 관한 것으로서, 보다 특정하게는 다수의 컨택 플러그들을 포함하는 컨택 구조에 연결되는, MOS 트랜지스터 구조들 등의 고도로 정교한 전계 효과 트랜지스터들의 제조에 관한 것이다.
집적 회로들의 제조 공정은 개별적인 회로 요소들의 피쳐 사이즈(feature size)의 규모를 줄이기 위한 계속되는 노력에 의해 여러가지 방식으로 계속해서 개선되고 있다. 현재 그리고 예측할 수 있는 미래에, 대부분의 집적 회로들은, 실리콘 기판들의 높은 유용성으로 인해 그리고 과거 수십년간 개발된 잘 확립된 공정 기술로 인해, 실리콘 디바이스들에 기초하며 그리고 기초하게 될 것이다. 증가된 실장 밀도(packing density) 및 강화된 성능의 집적 회로들을 개발함에 있어서의 주요 쟁점은, 현대의 CPU들 및 메모리 디바이스들을 제조하는 데에 필요한 많은 수의 트랜지스터 요소들을 제공하기 위해 MOS 트랜지스터 요소들과 같은 트랜지스터 요소들의 규모를 축소(scaling)하는 것이었다. 감소된 치수들을 갖는 전계 효과 트랜지스터들을 제조함에 있어서의 하나의 중요한 양상은, 트랜지스터의 소스 영역과 드레인 영역을 분리하는 전도성 채널의 형성을 제어하는 게이트 전극의 길이를 감소시키는 것이다. 트랜지스터 요소의 소스 영역과 드레인 영역은, 주위의 결정질 활성 영역(예를 들어, 기판 또는 웰 영역) 내의 도펀트들과 비교하여 반대 전도성 타입의 도펀트들을 포함하는 전도성 반도체 영역들이다.
비록 게이트 길이의 감소가 보다 작고 보다 빠른 트랜지스터 요소들을 얻는 데에 필요한 것으로 고려되고 있기는 하지만, 감소된 게이트 길이에 대해 적절한 트랜지스터 성능을 유지하기 위해서는 다수의 문제들이 부가적으로 발생하게 된다는 것이 판명되었다.
예를 들어, 감소된 게이트 길이에 대해, 전도성 채널의 제어성(controllability)을 유지하기 위해서는 게이트 절연층의 각각의 두께가 또한 감소되는 것이 일반적이다. 실리콘 이산화물로 이루어지는 게이트 절연층들의 두께는 브레이크쓰루 전압(breakthrough voltage) 및 누설 전류와 관련하여 현재 실제적 한계들에 다가가고 있으며, 증가된 유전율(permittivity)의 유전 물질들 등과 같은 다른 방식들은 신뢰성 감소의 문제를 겪기 때문에, 채널 영역 내에 각각의 스트레인(strain)을 생성하여 그 내에서의 전하 캐리어 이동도를 적절히 변경시킴으로써, 소정의 설계 치수에 대해 진보된 전계 효과 트랜지스터들의 구동 전류 성능을 강화하는 것이 제안되었다. 예를 들어, 채널 영역 내에 실질적으로 단축의 압축성 스트레인(compressive strain) 또는 장력 스트레인(tensile strain)을 생성하게 되면, 정공(hole)들 및 전자들 각각의 이동도를 증가시키게 된다. 전계 효과 트랜지스터들의 채널 영역들 내에 각각의 스트레인을 발생시키기 위한 하나의 효율적인 메커 니즘은 그 트랜지스터를 덮는 고도로 응력(stress)이 가해진 유전 물질의 제공을 포함하는데, 여기서 고유 응력(intrinsic stress)이 아래의 반도체 물질 내로 전달되어, 궁극적으로 채널 영역 내에 각각의 스트레인을 얻게 된다. 예를 들어, 실리콘 이산화물, 실리콘 나이트라이드, 탄소가 풍부한(enriched) 실리콘 나이트라이드 등의 완전히 입증된 물질들이 플라즈마 강화 화학 기상 증착(PECVD) 기술들에 의해 형성될 수 있는 바, 요구되는 정도 및 타입의 고유 응력을 얻기 위해 각각의 공정 파라미터들이 효율적으로 제어될 수 있다. 이를 테면, 실리콘 나이트라이드는 3GPa 까지, 또는 심지어 그 이상의 높은 고유의 압축성 응력을 가지며 증착될 수 있으며, 이에 따라 P-타입 트랜지스터들의 성능을 강화하는 데에 이용되는 것이 유익하다. 유사하게, 실리콘 나이트라이드는 또한 1GPa 및 그 보다 높은 범위의 적당히 높은 장력 응력을 가지며 증착될 수 있으며, 이에 따라 N-채널 트랜지스터들의 구동 전류 성능을 증가시킬 수 있는 가능성을 제공한다. 이러한 고도의 응력을 받는 물질들은 트랜지스터 요소들을 덮고 패시베이션(passivation)하는 층간 절연 물질(interlayer dielectric material) 내에 통합될 수 있으며, 각각의 배선 레벨들(이른바 금속층들)이 이러한 층간 절연 물질 위에 그리고 윗쪽에 형성될 수 있다. 결과적으로, 감소된 트랜지스터 치수들과 협력하여, 각각의 스트레인-야기 메커니즘들은 고성능의 트랜지스터 요소들의 제조를 가능하게 할 수 있다. 하지만, 집적 회로들 및 개별적인 트랜지스터 요소들의 최종적으로 얻어지는 성능은 특정의 트랜지스터 특성에 의존할 뿐 아니라, 지정된 회로 레이아웃에 따라 개별적인 회로 요소들의 상호간의 전기 접속을 제공하는 각각의 배선 체제(regime)에 의해 결정될 수 있다. 전형적으로, 단위 면적당 회로 요소들의 수가 증가함으로 인해, 이러한 회로 요소들 간에 더욱 증가된 수의 배선들이 제공되어야 하는데, 이를 위해서는 정교한 배선 구조들이 요구되며, 단면적의 끊임없는 감소는 고도의 전도성 물질을 요구하고, 이웃하는 전도체들 간의 감소된 기생 캐패시턴스를 요구한다. 결과적으로, 각각의 금속화 레벨들에서는, 낮은 유전율(low-k)의 유전 물질들과 함께, 구리와 같은 고도의 전도성 물질들이 이용될 수 있다.
하지만, 드레인 및 소스 영역들과 금속화 레벨들 간에 전기적인 연결을 제공하는 각각의 컨택 구조 역시 개별적인 트랜지스터 요소들의 전체 성능에 있어서 매우 중요하다. 따라서, 각각의 컨택 플러그들 또는 컨택 요소들은 낮은 컨택 저항을 제공해야 하며, 동시에 스위칭 속도 등과 같은 다른 트랜지스터 특성들에 대해 과도하게 영향을 미쳐서는 안된다. 하지만, 도 1a 및 1b를 참조하여 설명되는 바와 같이, 통상의 방식들에서, 이러한 2개의 요건들을 동시에 충족시키는 것은 어려운 것으로 밝혀졌다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 개략적으로 도시하는 바, 여기서 기판(101)은, 이를 테면 실리콘 기반의 구조이거나, 또는 그 위에 실리콘 기반의 반도체층(102)이 형성되는 임의의 다른 적절한 캐리어 물질이 될 수 있다. 또한, 전계 효과 트랜지스터(110)가 반도체층(102) 내에 그리고 그 위에 형성된다. 트랜지스터(100)는 게이트 절연층(115) 위에 형성되는 게이트 전극(114)을 포함하며, 게이트 절연층(115)은 반도체층(102) 내에 위치하는 채널 영역(116)으로부터 게이트 전극(114)을 분리한다. 또한, 각각의 스페이서 구조(113) 가 게이트 전극(114)의 측벽들에 제공될 수 있다. 트랜지스터(110)는 또한 고도로 도핑된 반도체 영역들(111, 112)을 포함하는 바, 이들은 각각 드레인 및 소스의 역할을 한다. 이에 따라, 영역(111)은 소스 영역을 나타낼 수 있고, 영역(112)은 드레인 영역을 나타낼 수 있다. 이해될 사항으로서, 잘 확립되어 있는 많은 트랜지스터 아키텍쳐들에 있어서, 소스 영역(111) 및 드레인 영역(112)의 구성들은 실질적으로 동일하며, 드레인 영역(112)에 대하여 소스 영역(11)의 다른 기능은 회로 레이아웃에 의해 정의될 수 있다. 즉, 특정 타입의 트랜지스터에 있어서, 소스 영역(11)은 드레인 영역(112)과 비교하여 다른 전압 노드들에 연결되는 것이 전형적이다. 예를 들어, N-채널 트랜지스터에 있어서, 소스 영역(111)은 실제로 전자들의 소스로서 기능하고, 각각의 전도성 채널은 게이트 전극(114)에 적절한 제어 전압이 인가될 때에 채널 영역(116) 내에 소스측으로부터 드레인측까지 형성될 수 있으며, 그리고 각각의 전자들은 해당하는 스위칭 동작의 시작시 소스 영역(111)과 드레인 영역(112) 간의 전압차에 의한 가속 이후 드레인측에서 최대의 운동 에너지를 가질 수 있다. 또한, 금속 실리사이드 영역들(117)이 소스 영역(111) 및 드레인 영역(112) 내에 그리고 게이트 전극(114) 위에 형성됨으로써, 게이트 전극(114) 내에서의 신호 전파 지연을 감소시키고, 소스 영역(111) 및 드레인 영역(112) 내에서의 컨택 저항을 감소시킨다.
반도체 디바이스(100)는 층간 유전 물질(120)을 더 포함하는데, 이러한 층간 유전 물질은 트랜지스터(110)를 둘러싸고 패시베이트하며, 2개 이상의 물질들로 이루어질 수 있다. 종종, 실리콘 이산화물 기반의 물질이 층(122)의 형태로 제공되 어, 원하는 패시베이팅 특성을 제공할 수 있다. 또한, 식각 중지층(121)이 전형적으로 트랜지스터(110) 위에 위치하는데, 이는 층(122)의 패터닝을 위한 각각의 식각 공정을 효율적으로 제어할 수 있도록 층(122)의 물질에 대해 높은 식각 선택비(etch selectivity)를 나타냄으로써, 각각 소스 영역(111) 및 드레인 영역(112)에 연결되는 컨택 플러그들(131, 132)을 형성한다. 이를 테면, 식각 중지층(121)은 실리콘 나이트라이드로 이루어질 수 있는데, 이러한 실리콘 나이트라이드는 실리콘 이산화물 기반의 물질들에 대한 다수의 이방성 식각 레시피들에 대해 높은 식각 저항성을 가질 수 있다. 컨택 또는 컨택 플러그들(131, 132)이 임의의 적절한 전도성 물질에 기초하여 형성될 수 있는데, 상기 설명한 바와 같이, 트랜지스터(110)의 전체 성능에 과도하게 악영향을 미치지 않도록 하기 위해 낮은 컨택 저항을 갖는 금속들을 이용하는 것이 전형적이다. 예를 들어, 전형적으로 텅스텐, 구리, 알루미늄 또는 임의의 다른 금속들이 이용될 수 있으며, 적절한 전도성 장벽층들(미도시)이 각각의 전도성 물질과 함께 제공될 수 있다.
도 1a에 나타낸 반도체 디바이스(100)는 다음의 공정들에 기초하여 형성될 수 있다. 반도체층(102)은 잘 확립되어 있는 공정 기술들에 기초하여 패터닝됨으로써, 트랜지스터(110)와 같은 하나 이상의 트랜지스터 요소들 또는 다른 회로 요소들을 그 내에 형성하기 위한 적절한 활성 영역들을 정의할 수 있다. 이를 위해, 얕은 트렌치 절연 구조들이 리소그래피, 식각, 증착 및 평탄화 기술들에 의해 형성될 수 있다. 이후, 각각의 트랜지스터 특성에 따라 각각의 활성 영역들 내에 기본적인 도핑 농도가 생성될 수 있다. 이후, 증착 그리고/또는 산화 또는 베이스 물질(base material)의 다른 변경을 포함하는 잘 확립된 방식들에 기초하여 게이트 전극(114) 및 게이트 절연층(115)이 형성됨으로써, 원하는 두께를 갖는 게이트 절연층(115)을 얻을 수 있게 되는 바, 이러한 게이트 절연층의 두께는 고도로 진보된 전계 효과 트랜지스터들의 실리콘 이산화물 기반의 층들에 대해 약 1-2nm가 될 수 있다. 게이트 전극들(114)은 증착 및 이후의 정교한 패터닝 기술들에 의해 형성될 수 있다. 이후, 스페이서 구조(113)를 이용한 적절하게 설계된 주입 사이클들에 기초하여 소스 영역(111) 및 드레인 영역(112)이 형성될 수 있는 바, 이들은 각각의 주입 공정들 동안 서로 다른 측면 치수들을 가질 수 있다. 간헐적으로, 그리고 주입 공정들 이후, 적절한 어닐링 공정들을 수행하여, 도펀트들을 활성화하고, 소스 영역(111) 및 드레인 영역(112)을 재결정화(re-crystallize)한다. 요구되는 경우, 금속 실리사이드 영역들(117)이 게이트 전극(114)과 소스 영역(111) 및 드레인 영역(112)에 형성될 수 있다. 다음으로, 식각 중지층(121)이 형성될 수 있는데, 진보된 응용들에서는, 전형적으로 층(121) 내에 높은 고유 응력이 발생되어, 채널 영역(116)에 요구되는 타입 및 양의 스트레인을 제공함으로써, 그 내에서의 전하 캐리어 이동도를 높이며, 그에 따라 구동 전류 성능을 높인다. 이전에 설명한 바와 같이, 유익하게는, 실리콘 나이트라이드 및 다른 물질들이 높은 고유 응력을 나타내도록 증착될 수 있다. 이후, 임의의 적절한 증착 기술(가능하게는 평탄화 단계가 이어짐)에 의해 유전층(122)이 형성됨으로써, 층간 유전 물질(120) 내에 각각의 개구부들을 형성하기 위한 이후의 리소그래피 및 패터닝 시퀀스를 위한 우수한 표면 특성을 제공할 수 있게 된다. 이후, 각각의 개구부들은 턴스텐과 같은 적절한 물질로 채워질 수 있으며, 상기 설명한 바와 같이, 적절한 장벽 물질이 제공될 수 있다.
트랜지스터(100)가 동작하는 동안, 그 트랜지스터의 성능은 전도성 경로, 즉 컨택(131)에 의해 실리사이드 영역(117)을 통해 소스 영역(111) 내로, 그리고 채널 영역(116)을 통해 드레인 영역(112) 내로, 그리고 금속 실리사이드 영역(117) 및 컨택 요소(132)를 통해, 층간 유전 물질(120) 위에 형성되는 금속화층 내의 해당하는 금속 라인으로 이어지는 전도성 경로의 특성에 의해 결정된다. 이를 테면, 채널 영역(116) 내에 각각의 스트레인을 생성하고, 소스 영역(111) 및 드레인 영역(112) 내에서의 도펀트 프로파일들을 높임으로써, 우수한 스위칭 특성 및 전류 구동 성능을 달성할 수 있다. 요구되는 낮은 컨택 저항을 유지하기 위해, 소스 영역(111)에 연결되는 다수의 각각의 컨택 요소들(131) 및 드레인 영역(112)에 연결되는 다수의 컨택 요소들(132)이 제공되는 것이 전형적이다. 반면, 컨택 요소들(131, 132)은 채널 영역(116) 내로의 전체적인 응력 전달에 상당한 영향을 미칠 수 있는데, 이는 식각 중지층(121)의 고도의 응력을 받은 물질이 이들 영역들에서 제거됨으로써, 요구되는 구동 전류 성능 강화에 기여하지 못하게 되기 때문이다. 또한, 컨택들(131, 132)에 의해 야기되는 게이트 전극(114)에 대한 프린징 캐패시턴스(fringing capacitance) 역시 전체 트랜지스터 성능에 악영향을 미칠 수 있다. 따라서, 컨택 저항 감소의 관점으로부터, 적절히 큰 측면 목표 치수들을 갖는 많은 수의 각각의 컨택 요소들(131, 132)이 바람직하며, 스트레인 특성의 관점에서, 그리고 게이트 전극(114)에 대한 프린징 캐패시턴스의 관점에서는, 컨택 요소들(131, 132)의 감소된 수 그리고/또는 사이즈가 바람직하다. 결과적으로, 컨택 요소들(131, 132)의 설 계는 이러한 요건들 사이에서 절충된다.
도 1b는 반도체 디바이스(100)의 평면도를 개략적으로 도시하는 바, 여기서 소스측에서의 각각의 컨택 요소들(131) 및 드레인측에서의 각각의 컨택 요소들(132)은, 컨택 요소들의 측면 치수(L) 및 각각의 거리(D)에 의해 정의되는 특정의 레이아웃을 가지며 제공되며, 이러한 치수들(L, D)은 설계 치수들, 즉 목표 값들로서 이해되어야 하는데, 이들은 실제 디바이스들에서의 공정 변동에 따라 약간 달라질 수 있다. 각각의 측면 치수(L) 및 측면 거리(D)는 전형적으로 반도체 디바이스(100) 내의 모든 회로 요소들에 대해 동일하다. 결과적으로, 디바이스의 규모 축소 및 진보된 스트레인 유도 메커니즘에 의해 얻어지는 트랜지스터 성능에 있어서의 각각의 이득은 컨택 구조에 크게 의존할 수 있으며, 그리고 트랜지스터별 특성들에 대한 상기 설명한 악영향으로 인해 기대 이하의 성능 이득을 야기할 수 있다.
본 개시는 상기 확인한 문제들중 하나 이상의 영향들을 피하거나 또는 적어도 줄일 수 있는 다양한 기술들 및 디바이스들에 관한 것이다.
이하, 본 발명의 몇몇 양상들에 대한 기본적인 이해를 제공하기 위해 본 발명의 간략화된 요약을 제시한다. 이러한 요약은 본 발명을 속속들이 규명한 개요는 아니다. 이러한 요약은 본 발명의 기본적인 또는 중요한 요소들을 확인하거나, 또는 본 발명의 범위를 묘사하는 것으로서 의도되지 않는다. 그 유일한 목적은 하기 설명되는 보다 상세한 설명에 대한 서두로서, 본 발명의 일부 개념들을 간략화된 형태로 제시하기 위한 것이다.
일반적으로, 본원에서 개시되는 내용은 반도체 디바이스들 및 이를 형성하기 위한 기술들에 관한 것으로서, 반도체 디바이스들 내의 컨택 구조들의 레이아웃은 특정하게 설계된 디바이스 특성을 국부적으로 얻기 위해 국부적으로 달라질 수 있다. 이러한 방식으로, 컨택 구조와 각각의 회로 요소 간의 상호 작용(mutual interaction)이, 이를 테면 심지어 단일 트랜지스터 요소 내에서, 고도로 국부화된 방식으로 적합(adapt)하게 됨으로써, 낮은 오믹 컨택 저항의 장점을, 스트레인 유도 메커니즘, 높은 프린징 캐패시턴스의 발생 등과 같은 다른 트랜지스터 특성에 악영향을 주는 것과 관련하여 적절히 밸런싱(balancing)시킬 수 있게 된다. 이를 테면, 어떠한 경우들에 있어서, 층간 유전 물질 내의 응력을 받은 유전 물질에 대해 컨택 요소들에 의해 야기되는 응력 완화(stress relaxation)는 P-채널 트랜지스터들에 대해 더 심할 수 있는데, 그 이유는 전형적으로 현재 이용가능한 증착 기술들에 의해 얻어지는 압축 응력값들이 해당하는 장력 응력값들과 비교하여 상당히 더 높기 때문이다. 반면, 전체 컨택 저항은 P-채널 트랜지스터에 대해 덜 중요하게 되는데(즉, 덜 임계적이 되는데), 이는 전하 캐리어 이동도에 의해 정의되는 그 고유 저항이 N-채널 트랜지스터와 비교하여 더 높기 때문이다. 결과적으로, 컨택 저항의 증가가 전체 직렬 저항에 반드시 악영향을 미치는 것은 아닌데, 그 이유는 주요 요인(dominant factor)은 P-채널 트랜지스터의 고도로 도핑된 반도체 영역들의 저항이 될 수 있으며, 이와 동시에, 증가된 양의 스트레인이 각각의 채널 영역들에서 유도될 수 있기 때문이다. 다른 경우들에서는, 증가된 컨택 저항으로 인한 전압 강하가 드레인측과 비교하여 소스측에서 더욱 강하게 전체 트랜지스터 성능에 영향을 미칠 수 있다는 것이 발견되었다. 다른 한편, 드레인 컨택들과 게이트 전극 간의, 용량성 결합 및 그에 따른 프린징 캐패시턴스가 전체 스위칭 성능에 더욱 큰 영향을 미칠 수 있는데, 이는 전형적으로 드레인측이 트랜지스터의 스위칭 노드이기 때문이다. 결과적으로, 프린징 캐패시턴스를 줄이기 위해 드레인측에 감소된 컨택 저항을 제공하는 것은 스위칭 성능의 이득에 의해 보상되거나, 또는 심지어 과보상(overcompensate)될 수 있으며, 소스측에서의 감소된 컨택 저항은 스위칭 작용에 과도하게 영향을 미치지 않으면서 트랜지스터 성능을 높일 수 있다. 결과적으로, 다른 점에서는 동일한 설계 룰들 및 공정 기술들에 있어서, 컨택 구조를 설계할 때 트랜지스터의 동작 반응에 대한 영향을 국부적으로 변화시키는 것을 고려할 때에, 각각의 컨택 구조들의 특성을 국부적으로 변화시킴으로써, 강화된 트랜지스터 성능을 얻을 수 있다.
본원에서 개시되는 하나의 예시적인 반도체 디바이스는 드레인 영역 및 소스 영역을 갖는 제 1 트랜지스터와, 그리고 상기 드레인 영역에 연결되는 다수의 드레인 컨택들을 포함하며, 상기 다수의 드레인 컨택들 각각은 제 1 측면 목표 치수를 갖는다. 또한, 반도체 디바이스는 소스 영역에 연결되는 다수의 소스 컨택들을 포함하며, 이러한 다수의 소스 컨택들 각각은 제 1 측면 목표 치수와 다른 제 2 측면 목표 치수를 갖는다.
본원에서 개시되는 다른 예시적인 반도체 디바이스는 드레인 영역 및 소스 영역을 갖는 제 1 트랜지스터와, 드레인 영역에 연결되는 제 1 다수의 드레인 컨택들을 포함한다. 또한, 이러한 반도체 디바이스는 소스 영역에 연결되는 제 2 다수의 소스 컨택들을 포함하며, 제 1 다수의 컨택들의 수는 제 2 다수의 컨택들의 수와 다르다.
본원에서 개시되는 또 다른 예시적인 반도체 디바이스는 드레인 영역 및 소스 영역을 갖는 제 1 트랜지스터와, 그리고 드레인 영역 및 소스 영역을 갖는 제 2 트랜지스터를 포함한다. 이러한 반도체 디바이스는 제 1, 2 트랜지스터들을 덮는 층간 유전 물질을 더 포함한다. 또한, 제 1 컨택 구조가 제공되는 바, 이는 제 1 트랜지스터의 드레인 영역 및 소스 영역에 연결되고, 층간 유전 물질을 통해 연장되는 컨택 요소들을 포함하며, 그리고 이러한 제 1 컨택 구조는 컨택 요소들의 측면 목표 치수들 및 이러한 컨택 요소들 간의 목표 거리들에 의해 정의되는 제 1 레이아웃에 따라 설계된다. 반도체 디바이스는 제 2 컨택 구조를 더 포함하는 바, 이는 제 2 트랜지스터의 드레인 영역 및 소스 영역에 연결되고, 층간 유전 물질을 통해 연장되는 컨택 요소들을 포함하며, 그리고 이러한 제 2 컨택 구조는 컨택 요소들의 측면 목표 치수들 및 이러한 컨택 요소들 간의 목표 거리들에 의해 정의되는 제 2 레이아웃에 따라 설계되며, 상기 제 2 레이아웃은 제 1 레이아웃과 다르다.
본 개시는 첨부 도면들과 관련하여 하기의 설명을 참조함으로써 이해될 수 있는 바, 도면들에서 동일한 참조 부호들은 동일한 요소들을 식별한다.
도 1a는 통상의 기술들에 따라 형성되는 트랜지스터 및 컨택 구조를 포함하는 반도체 디바이스의 단면도를 개략적으로 나타낸다.
도 1b는 도 1a에 나타낸 통상의 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 2a는 본원에서 개시되는 예시적인 실시예들에 따라 드레인측 및 소스측에서 서로 다른 사이즈의 컨택 요소들을 갖는 트랜지스터의 평면도를 개략적으로 도시한다.
도 2b는 도 2a의 디바이스의 단면도를 개략적으로 도시한다.
도 2c-2d는 또 다른 예시적인 실시예들에 따라 컨택 요소들의 수 및 측면 사이즈 각각을 변화시킴으로써 드레인측 및 소스측에서의 컨택 구조에 있어서 비대칭적인 구성을 갖는 다른 트랜지스터 요소들의 평면도를 개략적으로 도시한다.
도 2e는 또 다른 예시적인 실시예들에 따라 서로 다른 레이아웃들에 기초하여 형성되는 컨택 구조를 갖는, 서로 다른 트랜지스터들과 같은, 서로 다른 디바이스 영역들을 포함하는 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 2f는 도 2e의 반도체 디바이스의 단면도를 개략적을 도시한다.
도 2g-2h는 또 다른 예시적인 실시예들에 따라 각각의 서로 다르게 설계된 컨택 구조들을 갖는 서로 다른 트랜지스터들을 포함하는 반도체 디바이스들의 평면도를 개략적으로 도시한다.
여기에 개시되는 내용은 다양한 변경들 및 대안적인 형태들을 가질 수 있지만, 본 발명의 구체적인 실시예들을 도면들에 예시적으로 나타내어 이에 대해 상세히 설명한다. 하지만, 이러한 구체적인 실시예들에 대한 설명이 본 발명을 개시되는 정확한 형태들로 한정하는 것으로서 의도되지는 않으며, 본 발명은 첨부되는 청 구항들에 의해 규정되는 본 발명의 정신 및 범위 내에 있는 모든 변경들, 등가들 및 대안들을 망라하는 것으로서 의도된다는 것을 유념해야 한다.
이하, 본 발명의 다양한 예시적인 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 구체적인 목표들을 달성하기 위해서는, 구현 마다 고유의 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 되는 것이다.
이제, 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 설명의 목적을 위해 그리고 당업자에게 잘 알려져있는 상세한 사항들에 의해 본 개시를 애매하게 하지 않도록 하기 위해, 다양한 구조들, 시스템들 및 디바이스들은 도면들에서 개략적으로 도시되었다. 그럼에도 불구하고, 첨부 도면들은 본 개시의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어(word)들 및 구(phase)들은 관련 기술 분야의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해되고 해석되어야 한다. 여기에서 어떠한 용어 또는 구를 일관되게 이용하는 것이, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 보통의 그리고 통상의 이해와 다른 어떠한 정의를 포함하고 있는 것으로 의도되지는 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자들에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그러한 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
일반적으로, 여기에서 설명되는 내용은 컨택 구조와 트랜지스터 디바이스 간의 국부적인 그리고 디바이스별(device specific) 상호 작용을 고려하도록 컨택 구조의 특성을 국부적으로 변화시킴으로써, 진보된 반도체 디바이스들의 트랜지스터 성능을 강화하기 위한 디바이스들 및 기술들에 관련된다. 트랜지스터 특성들과 각각의 컨택들의 상호 작용은 트랜지스터들의 다른 타입들에 대해 다를 수 있으며, 심지어는 개별적인 트랜지스터들 내에서도 다를 수 있다는 것을 알게 되었으며, 이에 의해 컨택 구조의 부정적인 영향을 줄이기 위한 적절한 방식으로, 각각의 컨택 구조의 특성들, 즉 컨택들 간의 측면 사이즈 및 거리들을 국부적으로 적합(adapt)시킬 수 있는 가능성을 제공한다. 컨택 구조의 특성들의 각각의 국부적인 적합은, 이를 테면 리소그래피 마스크들, 식각 공정 등의 각각의 조정에 의해 야기되는 국부적으로 다른 공정 조건들에 기초하여 달성될 수 있다. 다른 경우들에서, 각각의 컨택 구조의 설계는, 이를 테면 "컨택 밀도"를 적절히 적합시킴으로써 국부적으로 달라질 수 있는데, 즉 트랜지스터 폭 방향을 따라 컨택 요소들의 수를 줄임으로써, 각각의 트랜지스터 측에 존재하는 컨택 물질의 실제량을 줄일 수 있다.
이해될 사항으로서, 여기에서 설명되는 원리들은 고도로 규모가 축소된 트랜지스터 요소들을 포함하는 정교한 반도체 디바이스들의 환경에서 상당히 유용한데, 그 이유는 여기에서는 응력 전달 메커니즘들과 같은 다른 고도로 복잡한 메커니즘들에 의해 얻어지는 추가의 성능 이득은 통상의 컨택 체제들과 결합할 때에 기대되는 것 보다 낮을 수 있기 때문이다. 또한, 트랜지스터 특성들의 각각의 비대칭적인 작동은 고도로 규모가 축소된 디바이스들에 대해 더 표명(pronounce)될 수 있으며, 이에 따라 그에 대응하여 적합시키게 되면, 보다 덜 임계적인 반도체 디바이스들과 비교하여 상당히 강화된 효과를 가질 수 있다. 하지만, 컨택 체제의 각각의 변경들은 크게 적합시킴없이 통상의 많은 공정 방식들로 쉽게 구현될 수 있기 때문에, 각각의 성능 이득은 또한 약 100nm 이상의 덜 임계적인 치수들을 갖는 반도체 디바이스들 및 트랜지스터들에 대해서도 얻어질 수 있다. 결과적으로, 첨부된 청구항들 또는 명세서에서 명확하게 개시하지 않는 한, 여기에서 개시되는 내용은 특정의 디바이스 치수들 및 각각의 기술 노드로 제한되는 것으로서 고려되서는 안된다.
도 2a는 반도체 디바이스(200)의 평면도를 개략적으로 도시하는 바, 이러한 반도체 디바이스(200)는 다수의 소스 컨택 요소들(231) 및 다수의 드레인 컨택 요소들(232)을 포함하는 컨택 구조(230)를 구비한 트랜지스터(210)를 포함한다. 각각의 컨택 요소들(231, 232)은 W로 표시된 트랜지스터 폭 방향을 따라 실질적으로 일직선으로 배열될 수 있으며, 각각의 컨택들(231, 232)은 트랜지스터(210)의 게이트 전극(214)에 의해 분리될 수 있다. 이해될 사항으로서, 전체 트랜지스터(210) 뿐 아니라 게이트 전극(214)은 각각의 층간 유전 물질에 의해 둘러싸일 수 있는 바, 이는 도 2b에 나타낸 단면도를 참조할 때에 설명될 것이다. 나타낸 실시예에서, 컨택 구조(230)는 트랜지스터(210)의 성능을 높이기 위해 그 설계에 있어서 비대칭이 될 수 있다. 이전에 설명한 바와 같이, 트랜지스터(210)의 소스측에서의 실제 트랜지스터(210) 외부의 전압 강하는 드레인측에서의 유사한 전압 강하와 비교하여 보다 높은 정도로 디바이스(210)의 전류 구동 성능을 감소시킬 수 있으며, 이에 따라 컨택들(231)의 전도성 물질의 양은 각각의 설계 룰들 및 공정 요건들에 적합하도록 적절히 높게 선택될 수 있다. 즉, 대표적인 측면 치수, 이를 테면 실질적으로 고리 모양의(annular) 컨택들이 고려될 때, 특정 높이의 위치에서의 각각의 컨택 개구부들(231)의 직경은 요구되는 낮은 컨택 저항이 얻어지도록 선택될 수 있다. 다른 경우들에서는, 컨택 요소들(231, 232)의 실제 단면 형상에 따라, 임의의 다른 대표적인 측면 치수가 이용될 수 있다. 부가적으로, 구조(230)의 2개의 이웃하는 컨택들 간의 측면 거리 역시 요구되는 전체 저항 특성들을 얻도록 선택될 수 있다. 즉, 실제 거리(D)는 실질적으로 트랜지스터 폭 방향에서의 단위 길이당 컨택 요소들의 수를 나타낼 수 있다. 나타낸 실시예에서, 해당하는 측면 거리(D) 및 그에 따른 단위 길이당 컨택들의 각각의 수 또는 "컨택 밀도"는 드레인측 및 소스측에서 동일할 수 있다. 즉, 소스 컨택들(231)의 수는 드레인 컨택들(232)의 수와 같을 수 있다. 반면, 측면 치수는, 이전에 설명한 바와 같이 결과적인 스위칭 작동에 영향을 줄 수 있는, 드레인측에서의 게이트 전극(214)에 대한 프린징 캐패시턴스를 줄이기 위해 l로 나타낸 바와 같이 감소될 수 있다. 결과적으로, 도 1a 및 1b에 나타낸 바와 같은 드레인측 및 소스측에서 동일한 컨택 레이아웃을 갖는 통상의 트랜지스터와 비교하여 다른 점에서는 동일한 트랜지스터(210)의 트랜지스터 특성들에 대해, 높은 트랜지스터 성능을 달성할 수 있다. 이를 테면, 컨택 요소들(231)의 측면 길이(L) 는, 이용되는 기술 표준들과 호환되는 경우, 동일한 기술 노들에 대한 통상의 설계와 비교하여 증가될 수 있으며, 컨택들(232)의 측면 사이즈(l)는 컨택 구조(230)를 형성하는 데에 수반되는 공정 기술들에 의해 설정되는 한계 내에서 감소될 수 있다.
도 2b는 도 2a의 Ⅱb-Ⅱb 라인을 따라 디바이스(200)의 단면을 개략적으로 도시한다. 나타낸 바와 같이, 디바이스(200)는 기판(201)을 포함할 수 있는데, 이러한 기판(201) 위에는 반도체층(202)이 형성되어 있다. 기판(201)은 그 위에 반도체층(202)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타내며, 이러한 반도체층(202)은 실리콘 기반의 반도체층 또는, 그 내에 또는 그 위에 트랜지스터(210)를 형성하기에 적합한 임의의 다른 반도체 물질이 될 수 있다. 일부 예시적인 실시예들에서, 반도체층(202)과 함께, 기판(201)은 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 구성을 형성할 수 있으며, 반도체층(202)은 실리콘 이산화물층 등과 같은 해당하는 매립 유전 물질(미도시) 위에 형성될 수 있다. 또한, 트랜지스터(210)는 게이트 절연층(215) 위에 형성되는 게이트 전극(214)을 포함하며, 게이트 절연층(215)은 채널 영역(216)으로부터 게이트 전극(214)을 분리한다. 또한, 소스 영역(211) 및 드레인 영역(212)이 제공되는 바, 이들은 각각의 금속 실리사이드 영역들(217)에 의해 각각의 컨택 요소들(231, 232) 각각과 컨택한다. 또한, 각각의 스페이서 구조(213)가 제공될 수 있다. 2개 이상의 서로 다른 물질들 또는 식각 중지층(221) 및 유전층(222)과 같은 서브층들(sub-layers)을 포함할 수 있는 층간 유전 물질(220)이 형성되어, 트랜지스터(210)를 둘러싸고 패시베이트할 수 있다. 지 금까지 설명한 구성요소들과 관련하여, 실질적으로 동일한 사이즈를 가지며 이격되어 있는 컨택 요소들을 갖는 통상의 디바이스와 비교하여 컨택들(231, 232)에 대해 비대칭인 점을 제외하고는, 디바이스(100)와 관련하여 이전에 설명된 바와 같은 동일한 기준들이 적용된다.
또한, 디바이스(200)는 실질적으로 동일한 공정 기술들에 기초하여 형성될 수 있는데, 통상의 공정 방식과 반대로, 층간 유전 물질(220)을 형성한 후, 이후의 패터닝 시퀀스는 컨택 구조(230)의 요구되는 비대칭 구성을 얻도록 변경될 수 있다. 이를 테면, 컨택들(231, 232) 간의 측면 치수 그리고/또는 거리에 대해 서로 다른 목표값들을 정의하기 위해, 각각의 리소그래피 마스크가 제공될 수 있다. 이해될 사항으로서, 컨택들(231, 232)에 대한 각각의 측면 목표 치수는 특정된 위치, 이를 테면 컨택들(232, 232)의 바닥 또는 이러한 컨택들의 상부에서의 적어도 하나의 대표적인 측면 치수로서 이해될 수 있으며, 각각의 공정 변동 등으로 인해 특정량의 편차(deviation)가 부지 불식간에 일어날 수 있다. 이해될 사항으로서, 컨택들(231, 232)에 대한 각각의 개구부들을 패터닝하는 동안, 식각 중지층(221)이 충분한 공정 마진(process margin)을 제공함으로써, 해당하는 패터닝 시퀀스의 신뢰성있는 제어를 제공할 수 있다. 이를 테면, 요소들(231, 232)에 대한 해당하는 개구부들의 서로 다른 애스팩트비(aspect ratio)로 인해, 서로 다른 식각 속도(etch rate)가 국부적으로 일어날 수 있지만, 이것은 식각 중지층(221)에 의해 조정될 수 있다. 이에 따라, 디바이스(100)와 관련하여 이전에 설명한 바와 같은 통상의 방식에 대해 고도의 공정 호환성을 달성하면서도, 드레인측에서의 프린징 캐패시턴스를 줄이고 소스측에서의 컨택 저항을 또한 줄임으로써, 높은 성능을 달성한다. 이해될 사항으로서, 컨택들(231, 232)에 대한 컨택 구조의 비대칭성은 또한, 동일한 기술 노드의 트랜지스터의 통상의 설계에 대하여 측면 목표 치수들중 단지 하나 만을 변경함으로써 달성될 수 있다. 예를 들어, 측면 치수들(L)를 더욱 감소시키는 것이 전체 공정 방식과 호환되지 않는 다면, 소스측에서의 치수가 증가될 수 있는데, 그 이유는 이와 같은 경우, 이러한 치수의 증가가 덜 임계적이기 때문이다.
도 2c는 다른 예시적인 실시예에 따른 반도체 디바이스(200)를 개략적으로 도시한다. 이 경우, 드레인측에서의 컨택 물질의 각각의 양은, 컨택들(231, 232)의 소정의 측면 목표 치수에 대한 해당하는 컨택 밀도를 변경시킴으로써 프린징 캐패시턴스를 줄이도록 감소될 수 있다. 즉, 측면 치수(L)는 컨택들(231, 232)에 대해 실질적으로 동일할 수 있는 한편, 이웃하는 컨택들(232) 간의 거리는 증가됨으로서, 트랜지스터(210)의 드레인측에 위치할 수 있는 컨택 요소들의 수를 줄일 수 있다. 이 경우, 컨택 구조(230)의 패터닝 동안 각각의 공정 조건들이 컨택들(231, 232)에 대해 실질적으로 동일하게 되어, 고도의 공정 균일성을 제공함에도 불구하고, 이전에 설명한 바와 같이, 소스측에서의 요구되는 낮은 저항을 유지하면서 프린징 캐패시턴스를 크게 줄일 수 있다. 이해될 사항으로서, 측면 목표 치수(L)는, 어떠한 예시적인 실시예들에서는, 디바이스 요건들 및 기술적인 성능들과 호환되는 소스측에서의 최대 전도성을 제공하는 데에 수반되는 각각의 기술에 따라 선택될 수 있다.
도 2d는 다른 예시적인 실시예에 따른 디바이스(200)를 개략적으로 도시한 다. 나타낸 바와 같이, 컨택 구조(230)는, 적절한 패터닝 조건들과 함께 요구되는 낮은 컨택 저항을 얻기 위해, 적절한 측면 목표 치수(L) 및 각각의 측면 목표 거리(D)를 갖는 소스측에서의 컨택 요소들(231)를 포함할 수 있다. 이 경우, 컨택 요소들(232)은 이들의 측면 목표 치수(l) 및 이들의 측면 목표 거리(d)에 있어서 다를 수 있다. 이를 테면, 소스측에서의 측면 치수(L)의 상당한 감소가 드레인측에서의 컨택들(232)의 각각의 변경된 측면 치수(l)를 얻기 위한 각각의 설계 및 공정 기술들과 호환되지 않는 다면, 각각의 적절한 감소가 수행될 수 있으며, 부가적으로, 요구되는 증가된 거리(d)를 얻기 위해 컨택 구조(230)의 각각의 레이아웃 내의 거리(D)에 대해 해당하는 측면 거리가 증가될 수 있다. 이에 따라, 측면 거리 및 측면 치수에 대해 각각의 "약한(mild)" 적합이 수행됨에도 불구하고, 소스측에서의 전압 강하 그리고/또는 각각의 프린징 캐패시턴스의 요구되는 상당한 감소를 제공한다.
도 2e는 다른 예시적인 실시예에 따른 반도체 디바이스(200)의 평면도를 개략적으로 도시한다. 이 경우, 단일 트랜지스터 요소 내의 컨택 구조의 설계를 변경하는 것에 부가적으로 또는 대안적으로, 각각의 컨택 구조들의 레이아웃의 국부적인 변화(local variation)가 서로 다른 트랜지스터들(210A, 210B)과 같은 보다 큰 디바이스 영역들에 대해 적용될 수 있다. 예를 들어, 기본적으로 도 1a, 1b, 2a 및 2b에 나타낸 것과 동일한 구성을 가질 수 있는 트랜지스터(210A)는 N-채널 트랜지스터와 같은 특정 전도성 타입의 트랜지스터를 나타내거나, 또는 P-채널 트랜지스터 등을 나타낼 수 있는 트랜지스터(210B)와 비교하여 다른 구성을 갖는 트랜지스 터를 나타낼 수 있다. 나타낸 실시예에서, 각각의 컨택 구조들(230A, 230B)은 제 2 트랜지스터(210B) 내의 컨택 물질의 양을 줄이기 위해 각각의 컨택 요소들의 측면 치수에 있어서 서로 다를 수 있으며, 이에 의해 프린징 캐패시턴스, 응력 전달 메커니즘 등과 관련하여 악영향을 또한 줄일 수 있다.
도 2f는 도 2e의 Ⅱf 라인에 의해 표시되는 디바이스(200)의 단면도를 개략적으로 도시한다. 이 디바이스(200)는 N-채널 트랜지스터를 나타내는 제 1 트랜지스터(210A) 위에 위치하는 높은 고유의 장력 응력의 유전 물질을 포함함으로써, 각각의 장력 스트레인을 그 트랜지스터의 채널 영역(216)에 주게 된다. 이전에 설명한 바와 같이, 가능하게는 장력 응력을 가지며 유전층(222) 내에 제공되는 부가적인 물질과 함께, 고도로 응력을 받은 물질이 해당하는 식각 중지층(221A)의 형태로 제공될 수 있다. 유사하게, P-채널 트랜지스터를 나타내는 제 2 트랜지스터(210B)가, 이를 테면 각각의 식각 중지층(221B)의 형태로 제공될 수 있는 높은 압축성 응력의 유전 물질 위에 형성됨으로써, 제 2 트랜지스터(210B)의 채널 영역(216)에 각각의 압축성 응력을 생성한다. 이전에 논의한 바와 같이, P-채널 트랜지스터의 고유의 구동 전류 성능은, P-채널 트랜지스터들의 감소된 전하 캐리어 이동도로 인해, N-채널 트랜지스터와 비교하여 보다 못하게 될 수 있다. 결과적으로, 컨택 구조(230B)와 트랜지스터(210B)의 내부 구성요소들, 즉 드레인 및 소스 영역들(212, 211)과 채널 영역(216)에 의해 정의되는 전체 직렬 저항이 컨택 구조(230B)의 저항에 의존하여 작아질 수 있게 됨으로써, 전체 직렬 저항에 실질적으로 영향을 미치지 않으면서 컨택 구조(230B)에 대한 저항을 증가시킬 수 있게 한다. 따라서, 이 경우, 상기 설명한 바와 같이, 프린징 캐패시턴스가 효율적으로 감소될 수 있다. 또한, 이를 테면 식각 중지층(221B)에 의해 제공되는 스트레인 유도 메커니즘은 상당히 더 고도(high)일 수 있으며, 이에 따라 각각의 장력 응력 값들과 비교하여 각각의 화학 기상 증착(CVD) 기술들에 의해 얻어지는 상당히 더 높은 압축성 응력 값들로 인해, 트랜지스터(210A)와 비교하여 트랜지스터(210B)의 더 높은 상대적 성능 이득을 제공할 수 있으며, 이에 따라 해당하는 컨택 요소들(231B 그리고/또는 232B)의 사이즈 그리고/또는 밀도의 해당하는 감소는 제 2 트랜지스터(210B)에서 감소된 응력 완화를 생성할 수 있게 된다. 결과적으로, 디바이스(200)의 전체 성능을 높일 수 있게 된다.
도 2g는 추가의 예시적인 실시예에 따른 디바이스(200)를 개략적으로 도시하는 바, 여기에서는 구조(230B) 내의 컨택들의 수를 줄임으로써 컨택 구조들(230A, 230B) 간의 대응하는 비대칭이 얻어진다. 즉, 구조(230B) 내의 이웃하는 컨택 요소들 간의 각각의 거리(D)가 컨택 구조(230A) 내의 대응하는 거리(D)와 비교하여 감소될 수 있다. 이에 따라, 트랜지스터들(210A, 210B)의 실제 폭과 상관없이, 구조(230A)와 비교하여 구조(230B) 내에서의 각각의 "컨택 밀도"가 감소한다. 즉, 일반적으로 감소된 전류 구동 성능으로 인해, 이를 테면 트랜지스터(210B)의 폭이 더 크다면, 각각의 컨택들의 총 수가 구조(230A) 내의 컨택들의 해당하는 수와 같거나 또는 심지어 더 많다고 할지라도, 컨택 밀도는 그 내의 각각의 측면 거리를 증가시킴으로써 트랜지스터(210A)에 대하여 감소될 수 있다.
도 2h는 추가의 예시적인 실시예에 따른 디바이스(200)를 개략적으로 도시하 는 바, 여기에서 컨택 구조(230B)는 컨택 구조(230A) 내의 각각의 치수들과 비교하여 측면 사이즈 및 측면 거리에 있어서 다를 수 있다. 이해될 사항으로서, 트랜지스터들(210A, 210B) 각각은 또한 컨택 요소들의 대칭성에 대하여 각각의 "미세한(fine)" 구조를 포함할 수 있다. 즉, 트랜지스터(210A) 자체는 도 2a-2d에 나타낸 컨택 구조(230)에 관하여 이전에 설명한 바와 같은 형태로 컨택 구조(230A)를 포함할 수 있다. 유사하게, 컨택 구조(230B)는 또한 컨택 구조(230)에 대하여 약술한 원리들에 따라 달라질 수 있다. 결과적으로, 각각의 트랜지스터 요소들과 관련된 컨택 구조 간의 상호 작용을 국부적으로 조정하기 위해, 본원에서 개시되는 원리들에 의해 고도의 설계 유연성(design flexibility)을 제공할 수 있다. 다른 예시적인 실시예들에서, 컨택 구조들의 설계 또는 레이아웃의 각각의 변화는 보다 포괄적인 방식으로 수행될 수 있다. 즉, 반도체 디바이스(200)의 확장된 영역들은, 이를 테면 최대의 동작 속도를 얻도록 설계된 특정 타입의 컨택 구조를 받고, 다른 영역들에서는, 컨택을 제조하는 동안 높은 신뢰성을 얻을 수 있다. 예를 들어, 랜덤 액세스 메모리(RAM) 영역들과 같은 증가된 실장 밀도를 갖는 영역들에서, 각각의 컨택들은 인접하는 트랜지스터 요소들 간의 과도한 단락(short circuit)을 피하기 위해 감소된 사이즈를 가질 수 있는 한편, 논리 블록들과 같은 다른 영역들에서는, 높은 동작 속도를 얻도록 각각의 적합들이 구성될 수 있다.
결과로서, 본 개시는 각각의 트랜지스터 특성들에 대해 컨택 구조의 특성을 국부적으로 적합시킴으로써 높은 디바이스 성능을 제공하는 바, 각각의 레이아웃, 즉 각각의 측면 목표 치수들 및 목표 거리들은, 트랜지스터 및 컨택 구조에 의해 정의되는 전도성 경로에서의 전체 직렬 저항을 과도하게 증가시키지 않으면서, 각각의 컨택 요소들에 의해 야기되는 임의의 부정적인 영향을 줄이도록 적합하게 된다. 이에 따라, 심지어 단일 트랜지스터 요소들 내에서도, 서로 다른 치수를 갖는 컨택 요소들 그리고/또는 서로 다른 밀도를 갖는 컨택 요소들이 전체 성능 이득을 달성하도록 제공될 수 있다. 컨택 구조의 레이아웃을 국부적으로 적합시키는 원리는 또한, 각각의 적합된 컨택 구조들을 가지며 제공될 수 있는 서로 다른 트랜지스터들에도 적용될 수 있으며, 이에 의해 설계 유연성을 높이며, 또한 상당한 성능 이득을 제공한다.
상기 개시된 특정의 실시예들은 단지 예시적인 것들인데, 이는 본 발명이 여기에서의 교시의 이득을 갖는 당업자에게 명백한, 다르지만 등가의 방법들로 변경되어 실행될 수 있기 때문이다. 예를 들어, 상기 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 기술되는 것 이외에는, 여기에서 나타내는 구성 또는 설계의 세부 사항들에 대한 어떠한 제한도 의도되지 않는다. 따라서, 상기 개시된 특정의 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변형들은 본 발명의 정신 및 범위 내에 있는 것으로 고려된다. 이에 따라, 여기에서 청구하고자 하는 바는 하기의 청구항들에 의해 기술된다.

Claims (16)

  1. (a) 드레인 영역(212) 및 소스 영역(211)을 갖는 P-채널 트랜지스터(210A)와;
    (b) 드레인 영역(212) 및 소스 영역(211)을 갖는 N-채널 트랜지스터(210B)와;
    (c) 상기 P-채널 및 N-채널 트랜지스터들(210A, 210B)를 덮는 층간 유전 물질(222) - 상기 층간 유전 물질은, 상기 P-채널 트랜지스터(210A) 위에 형성되며 제 1 타입의 고유 응력(intrinsic stress)을 갖는 제 1 유전층(221A)과, 그리고 상기 N-채널 트랜지스터(210B) 위에 형성되며 상기 제 1 타입과 다른 제 2 타입의 고유 응력을 갖는 제 2 유전층(221B)을 포함하며 - 과;
    (d) 상기 P-채널 트랜지스터(210A)의 상기 드레인 영역(212) 및 상기 소스 영역(211)에 연결되며, 상기 층간 유전 물질(222)을 통해 연장되는 컨택 요소들(232A, 231A)을 포함하는 제 1 컨택 구조(230A) - 상기 제 1 컨택 구조(230A)는 상기 컨택 요소들(232A, 231A)의 측면 목표 치수들 및 상기 컨택 요소들(232A, 231A) 간의 목표 거리들에 의해 정의되는 제 1 레이아웃에 따라 설계되며 - 와; 그리고
    (e) 상기 N-채널 트랜지스터(210B)의 상기 드레인 영역(212) 및 상기 소스 영역(211)에 연결되며, 상기 층간 유전 물질(222)을 통해 연장되는 컨택 요소들(232B, 231B)을 포함하는 제 2 컨택 구조(230B) - 상기 제 2 컨택 구조(230B)는 상기 컨택 요소들(232B, 231B)의 측면 목표 치수들 및 상기 컨택 요소들(232B, 231B) 간의 목표 거리들에 의해 정의되는 제 2 레이아웃에 따라 설계되며, 상기 제 2 레이아웃은 상기 제 1 레이아웃과 다르며 - 를 포함하여 구성되며,
    상기 제 1 레이아웃의 최소 측면 목표 치수는 상기 제 2 레이아웃의 최소 측면 목표 치수 보다 작은 것을 특징으로 하는 반도체 디바이스(200).
  2. 제 1 항에 있어서,
    상기 제 2 레이아웃의 최소 목표 거리는 상기 제 1 레이아웃의 최소 목표 거리 보다 작은 것을 특징으로 하는 반도체 디바이스(200).
  3. 제 1 항에 있어서,
    상기 제 1 컨택 구조의 상기 컨택 요소들의 측면 목표 치수들은 상기 제 1 컨택 구조의 상기 컨택 요소들의 적어도 두개에 대해 다른 것을 특징으로 하는 반도체 디바이스(200).
  4. 제 3 항에 있어서,
    상기 제 2 컨택 구조의 상기 컨택 요소들의 측면 목표 치수들은 상기 제 2 컨택 구조의 상기 컨택 요소들의 적어도 두개에 대해 다른 것을 특징으로 하는 반도체 디바이스(200).
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