CN111987090A - 半导体装置结构 - Google Patents

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CN111987090A CN201910422036.1A CN201910422036A CN111987090A CN 111987090 A CN111987090 A CN 111987090A CN 201910422036 A CN201910422036 A CN 201910422036A CN 111987090 A CN111987090 A CN 111987090A
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黄绍璋
林志轩
王裕凯
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Abstract

本发明提供一种半导体装置结构。上述半导体装置结构包含半导体基板及设置于半导体基板上的栅极。上述半导体装置结构包含源极掺杂区及漏极掺杂区，设置于栅极相对两侧。上述半导体装置结构包含源极保护电路及漏极保护电路。其中从侧面透视图观看，漏极保护电路的第一漏极导电元件与源极保护电路的第一源极导电元件部分重叠。

Description

半导体装置结构
技术领域
本发明是有关于半导体装置结构，且特别是有关于一种具有静电保护电路的半导体装置结构。
背景技术
传统的集成电路中，半导体装置易于受到高压静电放电损伤，主要是因为晶体管的栅极氧化层结构较靠近漏极端，且离源极/体扩散区较远，导致当静电放电(ElectricalStatic Discharge)电流自漏极端流入时，其能量倾向朝着栅极介电层分布，而非流向源极、汲体掺杂区，致使栅极介电层被永久性地击穿(Zapped)。
在传统的半导体装置中，往往利用其他额外的静电保护元件避免晶体管元件被击穿，然而，额外的ESD保护元件增加整体集成电路的占据空间，且增加工艺的复杂度，导致高的制造成本。有鉴于此，需要一种改良式的半导体装置结构，使其具良好的静电放电防护能力。
发明内容
本发明实施例提供一种半导体装置结构。上述半导体装置结构包含半导体基板及栅极，设置于半导体基板上；源极掺杂区，设置于半导体基板内；漏极掺杂区，设置于该半导体基板内，其中源极掺杂区与漏极掺杂区位于栅极相对两侧；源极保护电路，其包含：多个源极接触窗，设置于源极掺杂区上；以及多个第一源极导电元件，设置于源极接触窗上，每一个第一源极导电元件电性连接至少一个源极接触窗；漏极保护电路，其包含：多个漏极接触窗，设置于漏极掺杂区上；以及多个第一漏极导电元件，设置于漏极接触窗上，每一个第一漏极导电元件电性连接至少一个漏极接触窗，其中从侧面透视图观看，第一漏极导电元件与第一源极导电元件部分重叠。
本发明的一些实施例提供一种半导体装置结构。上述半导体装置结构包含半导体基板；一栅极，设置于半导体基板上，沿第一方向延伸；源极掺杂区，设置于半导体基板内，沿第一方向延伸；漏极掺杂区，设置于半导体基板内，沿第一方向延伸，其中源极掺杂区与漏极掺杂区位于栅极相对两侧；多个源极接触窗，设置于源极掺杂区上，沿第一方向排列；多个漏极接触窗，设置于漏极掺杂区上，沿第一方向排列；以及第一源极导电元件，设置于源极接触窗上，并电性连接至少一个源极接触窗，第一源极导电元件沿第一方向延伸。
为让本发明实施例的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为根据本发明的一些实施例的半导体装置结构的剖面示意图；
图2A为根据本发明的一些实施例的半导体装置结构的布局的上视图；
图2B、图2C、图2D、图2E为根据本发明的一些实施例的如图2A所示的半导体装置结构的剖面图；
图3为根据本发明的一些实施例的如图2A所示的半导体装置结构的剖面透视图；
图4A为根据本发明的一些实施例的半导体装置结构的布局的上视图；
图4B为根据本发明的一些实施例的如图4A所示的半导体装置结构的剖面图；
图5A为根据本发明的一些实施例的半导体装置结构的布局的上视图；
图5B为根据本发明的一些实施例的如图5A所示的半导体装置结构的剖面图。
符号说明：
100 半导体装置结构
110 半导体基板
120 井区
130 隔离区
140 源极掺杂区
150 漏极掺杂区
160 栅极
162 栅极介电层
164 栅极电极
170 主体区
200A 半导体装置结构
200B 半导体装置结构
200C 半导体装置结构
210 栅极
212 栅极介电层
214 栅极电极
220 源极掺杂区
222 源极接触窗
224 源极导通孔
226 第一源极导电元件
228 第二源极导电元件
230 漏极掺杂区
232 漏极接触窗
234 漏极导通孔
236 第一漏极导电元件
238 第二漏极导电元件
240 半导体基板
242 层间介电层
244 层间介电层
246 层间介电层
248 层间介电层
250a、250b、250c 源极保护电路
260a、260b、260c 漏极保护电路
B、D、S、G 外加电压
具体实施方式
以下提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，半导体装置结构可以包含额外的元件，且一些叙述的元件可为了该结构的其他实施例被取代或删除。
本发明的实施例是揭露半导体装置结构的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极体、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补式MOS晶体管、双载子接面晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中具有通常知识者可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。
参阅图1，图1为根据本发明的一些实施例的半导体装置结构100的剖面示意图。如图1所示，半导体装置结构100包含半导体基板110。半导体基板110可为块材(bulk)半导体、绝缘上覆半导体(semiconductor-on-insulation,SOI)基底。半导体基板110可以是晶圆，例如为硅晶圆。一般而言，绝缘上覆半导体基底包含形成在绝缘层上的一层半导体材料。绝缘层可例如为埋置氧化(buried oxide,BOX)层、氧化硅层或类似的材料。提供绝缘层在基底上，一般基底为硅或玻璃基底。其他的基底则可使用例如为多重层或梯度(gradient)基底。在一些实施例，半导体基板110可为半导体材料，其可包含硅、锗；半导体基板110亦可为化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；半导体基板110亦可为合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述组合。在一些实施例，半导体基板110具有第一导电形态，例如为P型。
另外，半导体装置结构100可包含磊晶层(未绘示)，其可形成于半导体基板110上。上述磊晶层可包含硅、锗、硅与锗、III-V族化合物或上述的组合。上述磊晶层可藉由磊晶成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(metal-organicchemical vapor deposition,MOCVD)、金属有机物化学气相磊晶法(metal-organic vaporphase epitaxy,MOVPE)、电浆增强型化学气相沉积法(plasma-enhanced chemical vapordeposition,PECVD)、遥控电浆化学气相沉积法(remote plasma chemical vapordeposition,RPCVD)、分子束磊晶法(molecular beam epitaxy,MBE)、氢化物气相磊晶法(hydride vapor phase Epitaxy,HVPE)、液相磊晶法(liquid phase epitaxy,LPE)、氯化物气相磊晶法(chloride vapor phase epitaxy,Cl-VPE)或类似的方法形成。在一些实施例，上述磊晶层可具有第一导电型态，例如为P型。
如图1所示，半导体装置结构100包含井区120，其形成在半导体基板110内。或者，井区120可形成在上述磊晶层内。在一些实施例，井区120具有第一导电型态，例如为P型。井区120的掺杂浓度可介于约1012atoms/cm3至约1017atoms/cm3的范围间。
如图1所示，半导体装置结构100包含多个隔离区130。在一些实施例，隔离区130可为浅沟槽隔离区。可藉由光刻工艺及刻蚀工艺图案化半导体基板110，以形成多个开口，之后再藉由沉积工艺将介电材料填入开口内，以形成隔离区130。在其他实施例，隔离区130可为藉由硅氧化所形成的场氧化(field oxide)区。上述光刻工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗、干燥(例如，硬烤)、其他适合工艺或其组合来形成。光刻工艺也可藉由无遮罩光刻、电子束写入、离子束写入或分子压印(molecular imprint)替代。上述刻蚀工艺包含干刻蚀、湿刻蚀或其他刻蚀方法(例如，反应式离子刻蚀)。刻蚀工艺也可以是纯化学刻蚀(电浆刻蚀)、纯物理刻蚀(离子研磨)或其组合。上述沉积工艺包含化学气相沉积、化学气相沉积、原子层沉积或其他沉积方法。
如图1所示，半导体装置结构100包含源极掺杂区140、漏极掺杂区150及栅极160。源极掺杂区140及漏极掺杂区150位于栅极160的相对两侧。在一些实施例，源极掺杂区140和漏极掺杂区150具有与第一掺杂型态不同的第二掺杂型态，例如为N型。源极掺杂区140和漏极掺杂区150的掺杂浓度可介于约1019atoms/cm3至约1021atoms/cm3的范围间。源极掺杂区140及漏极掺杂区150可用如离子植入或扩散的方法来形成，并藉由快速热退火(rapidthermal annealing,RTA)工艺来活化被植入的掺杂质。
如图1所示，栅极160包含栅极介电层162及栅极电极164。栅极介电层162可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料、或上述组合。栅极介电层162可藉由化学气相沉积法(CVD)或旋转涂布法形成，此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，RTCVD)、电浆辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。
在一些实施例，栅极电极164可为多晶硅。在一些实施例，栅极电极164可为一或多种金属、金属氮化物、导电金属氧化物、或上述的组合。上述金属可包括但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)。上述导电金属氧化物可包括但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。此栅极电极164可藉由化学气相沉积法、溅镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积方式形成。
在一些实施例，半导体装置结构100包含主体区170。主体区170具有第一掺杂型态，且掺杂浓度介于约1019atoms/cm3至约1021atoms/cm3的范围间。如图1所示，源极掺杂区140与主体区170可藉由隔离区130隔开。此外，漏极掺杂区150、源极掺杂区140、栅极160及主体区170可个别连接至一外加电压D、S、G、B，但本发明不以此为限。
参阅图2A，图2A为根据本发明的一些实施例的半导体装置结构200A的布局的上视图。值得注意的是，图2A为了清楚绘示源极区和漏极区的导电元件、掺杂区、导通孔的布局，而省略一些元件。
如图2A所示，半导体装置结构200A包含栅极210、源极掺杂区220及漏极掺杂区230。栅极210、源极掺杂区220及漏极掺杂区230可个别对应至图1的栅极160、源极掺杂区140及漏极掺杂区150，在此不再重复叙述。栅极210、源极掺杂区220及漏极掺杂区230沿第一方向(例如Y轴方向)延伸。更详细而言，栅极210、源极掺杂区220及漏极掺杂区230的长边方向大抵上与第一方向平行。另外，虽然图2A未绘示，半导体装置结构200A可包含多个栅极210、源极掺杂区220及漏极掺杂区230，上述多个栅极210、源极掺杂区220及漏极掺杂区230可沿第二方向(例如X轴方向)排列。半导体装置结构200A亦可包含主体区(未绘示)。主体区可围住上述多个栅极210、源极掺杂区220及漏极掺杂区230。
接下来，如图2A所示，半导体装置结构200A包含源极保护电路250a及漏极保护电路260a。可先参阅图2B，图2B为图2A所示的半导体装置结构200A沿C-C线段的剖面示意图。半导体装置结构200A包含半导体基板240。半导体基板240可与半导体基板110相同或相似，在此不再重复叙述。如图2B所示，半导体装置结构200A包含层间介电层242、244、246及248，其位于半导体基板240上。在一些实施例，层间介电层242、244、246及248是藉由流动式化学气相沉积形成的可流动的薄膜。在一些实施例，层间介电层242、244、246及248由介电材料形成，例如磷酸硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、硼掺杂磷酸硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未掺杂的硅酸盐玻璃(undoped Silicate Glass,USG)或类似材料，且可藉由任意适合的方法沉积，例如化学气相沉积、旋转涂布、电浆增强化学气相沉积或上述组合。
如图2A、图2B所示，在一些实施例，源极保护电路250a包含多个源极接触窗222、源极导通孔224、第一源极导电元件226。另外，半导体装置结构200可包含一硅化物层(未绘示)，其设置于源极掺杂区220与源极接触窗222之间。在一些实施例，可沉积金属材料于半导体基板240上方后，执行退火工艺。接下来，金属材料与半导体基板240表面反应，以形成硅化物层于半导体基板240的表面上。形成硅化物层后，移除金属材料剩下未与半导体基板240表面反应的部分。金属材料剩下未反应的部分可藉由刻蚀工艺移除，例如湿刻蚀工艺、干刻蚀工艺、一或多个其他适合的工艺，或上述组合。
在一些实施例，源极接触窗222设置在半导体基板240上。源极接触窗222电性连接至源极掺杂区220。源极接触窗222可包含阻障层和导电层。阻障层可包含钛、氮化钛、钽、氮化钽或类似材料。导电层的材料可为铜、铜合金、银、金、钨、铝、镍、钴或类似材料。
如图2B所示，第一源极导电元件226设置在源极接触窗222上方，并且物理接触源极接触窗222。第一源极导电元件226电性连接至源极掺杂区220。第一源极导电元件226可包含铜、钛、钴、钨、镍或其他适合的金属材料。此外，第一源极导电元件226亦可包含阻障层。可藉由使用PVD工艺(例如为溅镀工艺)、CVD工艺、旋转涂布工艺，其他适合的工艺或上述组合形成第一源极导电元件226。如图2A及图2B所示，在一些实施例，第一源极导电元件226沿第一方向(例如Y轴方向)延伸。更详细而言，第一源极导电元件226的长边方向大抵上与第一方向平行。在一些实施例，第一源极导电元件226可物理接触至少两个源极接触窗222。
如图2B所示，源极导通孔224设置在第一源极导电元件226上，并且物理接触源极掺杂区220。源极导通孔224的材料可与源极接触窗222相同或相似，在此不再重复叙述。如图2A所示，从上视图观看，源极导通孔224与源极接触窗222并未重叠。更具体而言，源极导通孔224投影至半导体基板240的区域与源极接触窗222投影至半导体基板240的区域并未重叠。在此实施例，每一个第一源极导电元件226物理接触两个源极接触窗222及一个源极导通孔224。
如图2A、图2B所示，源极保护电路250a更包含第二源极导电元件228。第二源极导电元件228设置在源极导通孔224上方。第二源极导电元件228的材料可与第一源极导电元件226相同或相似，在此不再重复叙述。在一些实施例，第二源极导电元件228沿第一方向延伸。更详细而言，第二源极导电元件228的长边方大抵上与第一方向平行。在一些实施例，第二源极导电元件228可覆盖多个第一源极导电元件226。
参阅图2C，图2C为图2A所示的半导体装置结构200A沿D-D线段的剖面示意图。如图2A、图2C所示，在一些实施例，半导体装置结构200包含多个漏极接触窗232、漏极导通孔234、第一漏极导电元件236。另外，半导体装置结构200可包含一硅化物层(未绘示)，其设置于漏极掺杂区230与漏极接触窗232之间。
在一些实施例，漏极接触窗232设置在半导体基板240上。漏极接触窗232电性连接至漏极掺杂区230。漏极接触窗232可包含阻障层和导电层。阻障层可包含钛、氮化钛、钽、氮化钽或类似材料。导电层的材料可为铜、铜合金、银、金、钨、铝、镍、钴或类似材料。
如图2C所示，第一漏极导电元件236设置在漏极接触窗232上方，并且物理接触漏极接触窗232。第一漏极导电元件236电性连接至漏极掺杂区230。第一漏极导电元件236可包含铜、钛、钴、钨、镍或其他适合的金属材料。此外，第一漏极导电元件236亦可包含阻障层。第一漏极导电元件236可藉由使用PVD工艺(例如为溅镀工艺)、CVD工艺、旋转涂布工艺，其他适合的工艺或上述组合形成。如图2A及图2C所示，在一些实施例，第一漏极导电元件236沿第一方向延伸。更详细而言，第一漏极导电元件236的长边方向大抵上与第一方向平行。在一些实施例，第一漏极导电元件236可物理接触至少两个漏极接触窗232。
如图2C所示，漏极导通孔234设置在第一漏极导电元件236上，并且物理接触漏极掺杂区230。漏极导通孔234的材料可与漏极接触窗232相同或相似，在此不再重复叙述。如图2A所示，从上视图观看，漏极导通孔234与漏极接触窗232并未重叠。更具体而言，漏极导通孔234投影至半导体基板240的区域与漏极接触窗232投影至半导体基板240的区域并未重叠。在此实施例，每一个第一漏极导电元件236物理接触两个漏极接触窗232及一个漏极导通孔234。
如图2A、图2C所示，第二漏极导电元件238设置在漏极导通孔234上方。第二漏极导电元件238的材料可与第一漏极导电元件236相同或相似，在此不再重复叙述。在一些实施例，第二漏极导电元件238沿第一方向延伸。更详细而言，第二漏极导电元件238的长边方向大抵上与第一方向平行。在一些实施例，第二漏极导电元件238可覆盖多个第一漏极导电元件236。
在一些实施例，如图2A所示，源极保护电路250a的第一源极导电元件226并未延伸至漏极掺杂区230的正上方。亦即，第一源极导电元件226投影至半导体基板240的表面上的区域与漏极掺杂区230不重叠。漏极保护电路260a的第一漏极导电元件236并未延伸至源极掺杂区220的正上方。亦即，第一漏极导电元件236投影至半导体基板240的表面上的区域与源极掺杂区220不重叠。藉由这样的布局，可降低工艺难易度，藉此提升制造半导体装置结构200A的良率。
如图2A所示，在一些实施例，源极保护电路250a的源极接触窗222与漏极保护电路260a的漏极接触窗232并未对齐。更详细而言，源极接触窗222的排列与漏极接触窗232的排列错开。若有一沿第二方向的假想线，则此假象线不会同时通过源极接触窗222及漏极接触窗232。
在一些实施例，源极保护电路250a的源极导通孔224与漏极保护电路260a的漏极导通孔234并未对齐。更详细而言，源极导通孔224的排列与漏极导通孔234的排列错开。若有一沿第二方向的假想线，则此假象线不会同时通过源极导通孔224及漏极导通孔234。
在一些实施例，源极保护电路250a的第一源极导电元件226与漏极保护电路260a的第一漏极导电元件236并未对齐。例如，第一源极导电元件226的短边与相邻的第一漏极导电元件236的短边在沿着第一方向上，具有一距离。亦即，第一源极导电元件226的短边与相邻的第一漏极导电元件236的短边并未对齐。在一些实施例，源极保护电路250a的第二源极导电元件228可与漏极保护电路260a的第二漏极导电元件238对齐。例如，第二源极导电元件228的短边与相邻的第二漏极导电元件238的短边对齐。另外，第一源极导电元件226与第一漏极导电元件236隔开，且电性不连接。第二源极导电元件228与第二漏极导电元件238隔开，且电性不连接。
参阅图2D，图2D为图2A所示的半导体装置结构200A沿A-A线段的剖面示意图。如图2D所示，源极掺杂区220与漏极掺杂区230位于栅极210的相对两侧。栅极210包含栅极介电层212及栅极电极214。栅极介电层212及栅极电极214可个别与栅极介电层162及栅极电极164相同或相似，在此不再重复叙述。在一些实施例，在对应有源极接触窗222的剖面上，漏极掺杂区230上方并未设置漏极接触窗232。在一些实施例，在对应有漏极导通孔234的剖面上，第一源极导电元件226上方并未设置源极导通孔224。在一些实施例，源极接触窗222与漏极导通孔234可位于同一剖面。
此外，如图2D所示，第一源极导电元件226与第一漏极导电元件236位于同一水平层。更详细而言，第一源极导电元件226与第一漏极导电元件236设置于层间介电层242上。第二源极导电元件228与第二漏极导电元件238位于同一水平层。更详细而言，第二源极导电元件228与第二漏极导电元件238设置于层间介电层246上。
参阅图2E，图2E为图2A所示的半导体装置结构200A沿B-B线段的剖面示意图。在一些实施例，在对应有漏极接触窗232的剖面上，源极掺杂区220上方并未设置源极接触窗222。在一些实施例，在对应有源极导通孔224的剖面上，第一漏极导电元件236上方并未设置漏极导通孔234。在一些实施例，漏极接触窗232与源极导通孔224可位于同一剖面。
参阅图3，图3为根据本发明的一些实施例的如图2A所示的半导体装置结构200A的剖面透视图。更详细而言，图3是图2B与图2C两个剖面重叠后的图式。值得注意的是，用实线绘示的是图2B的元件，用虚线绘示的是图2C的元件。如图3所示，源极接触窗222及漏极接触窗232并未重叠。源极导通孔224及漏极导通孔234并未重叠。在一些实施例，第一源极导电元件226与第一漏极导电元件236部分重叠。在一些实施例，第一源极导电元件226与第一漏极导电元件236未完全重叠。源极导通孔224及漏极导通孔234设置在此重叠的区域上。
可在本发明的实施例作各种变化及调整。在一些实施例，保护电路的布局可具有其他态样。参阅图4A及图4B。图4A为根据本发明的一些实施例的半导体装置结构200B的布局的上视图。图4B为根据本发明的一些实施例的如图4A所示沿E-E线段的剖面图。如图4A所示，半导体装置结构200B包含源极保护电路250b与漏极保护电路260b。源极保护电路250b包含源极接触窗222、源极导通孔224、第一源极导电元件226及第二源极导电元件228。漏极保护电路260b包含漏极接触窗232、漏极导通孔234、第一漏极导电元件236及第二漏极导电元件238。在一些实施例，源极保护电路250b的每一个第一源极导电元件226可物理接触一个源极接触窗222及两个源极导通孔224。在一些实施例，漏极保护电路260b的每一个第一漏极导电元件236可接触一个漏极接触窗232及两个漏极导通孔234。
可在本发明的实施例作各种变化及调整。参阅图5A及图5B。图5A为根据本发明的一些实施例的半导体装置结构200C的布局的上视图。图5B为根据本发明的一些实施例的如图5A所示沿F-F线段的剖面图。如图5A所示，半导体装置结构200C包含源极保护电路250c与漏极保护电路260c。源极保护电路250c包含源极接触窗222、源极导通孔224、第一源极导电元件226及第二源极导电元件228。漏极保护电路260c包含漏极接触窗232、漏极导通孔234、第一漏极导电元件236及第二漏极导电元件238。在一些实施例，源极保护电路250c的每一个第一源极导电元件226可物理接触三个源极接触窗222及两个源极导通孔224。在一些实施例，漏极保护电路260c的每一个第一漏极导电元件236可接触三个漏极接触窗232及两个漏极导通孔234。在一些实施例，第一源极导电元件226接触的源极接触窗222的数量与接触的源极导通孔224的数量不同。在一些实施例，第一漏极导电元件236接触的漏极接触窗232的数量与接触的漏极导通孔234的数量不同。
值得注意的是，上述图式所示的源极导电元件物理接触的源极接触窗或源极导通孔的数目，或漏极导电元件物理接触的漏极接触窗或漏极导通孔的数目仅为举例。在其他实施例，可具有其他的态样。另外，第一源极导电元件226与第一漏极导电元件236又可称为第一金属层；第二源极导电元件228与第二漏极导电元件238又可称为第二金属层。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (20)

1.一种半导体装置结构，其特征在于，所述的半导体装置结构包括：
一半导体基板；
一栅极，设置于所述的半导体基板上；
一源极掺杂区，设置于所述的半导体基板内；
一漏极掺杂区，设置于所述的半导体基板内，其中所述的源极掺杂区与所述的漏极掺杂区位于所述的栅极相对两侧；
一源极保护电路，包括：
多个源极接触窗，设置于所述的源极掺杂区上；以及
多个第一源极导电元件，设置于所述的源极接触窗上，每一个第一源极导电元件电性连接至少一个源极接触窗；以及
一漏极保护电路，包括：
多个漏极接触窗，设置于所述的漏极掺杂区上；以及
多个第一漏极导电元件，设置于所述的漏极接触窗上，每一个第一漏极导电元件电性连接至少一个漏极接触窗；
其中从侧面透视图观看，所述的第一漏极导电元件与所述的第一源极导电元件部分重叠。
2.如权利要求1所述的半导体装置结构，其特征在于，所述的第一源极导电元件与所述的第一漏极导电元件隔开。
3.如权利要求1所述的半导体装置结构，其特征在于，至少一个第一源极导电元件物理接触至少两个源极接触窗。
4.如权利要求1所述的半导体装置结构，其特征在于，所述的源极保护电路更包括：
多个源极导通孔，设置于所述的第一源极导电元件上，并与所述的源极掺杂区电性连接；
其中从上视图观看，所述的源极导通孔与所述的源极接触窗并未重叠。
5.如权利要求4所述的半导体装置结构，其特征在于，至少一个第一源极导电元件物理接触至少两个源极导通孔。
6.如权利要求4所述的半导体装置结构，其特征在于，一个第一源极导电元件所接触的源极接触窗与所接触的源极导通孔的数目不同。
7.如权利要求1所述的半导体装置结构，其特征在于，所述的源极保护电路更包括：
一第二源极导电元件，覆盖所述的第一源极导电元件。
8.如权利要求1所述的半导体装置结构，其特征在于，源极保护电路并未延伸至所述的漏极掺杂区的正上方。
9.如权利要求1所述的半导体装置结构，其特征在于，所述的第一源极导电元件并未延伸至所述的漏极掺杂区上方。
10.如权利要求1所述的半导体装置结构，其特征在于，从侧面透视图观看，所述的源极接触窗与所述的漏极接触窗并未重叠。
11.一种半导体装置结构，其特征在于，所述的半导体装置结构包括：
一半导体基板；
一栅极，设置于所述的半导体基板上，沿一第一方向延伸；
一源极掺杂区，设置于所述的半导体基板内，沿所述的第一方向延伸；
一漏极掺杂区，设置于所述的半导体基板内，沿所述的第一方向延伸，其中所述的源极掺杂区与所述的漏极掺杂区位于所述的栅极相对两侧；
多个源极接触窗，设置于所述的源极掺杂区上，沿所述的第一方向排列；
多个漏极接触窗，设置于所述的漏极掺杂区上，沿所述的第一方向排列；以及
一第一源极导电元件，设置于所述的源极接触窗上，并电性连接所述的源极掺杂区，所述的第一源极导电元件沿所述的第一方向延伸。
12.如权利要求11所述的半导体装置结构，其特征在于，所述的漏极接触窗与所述的源极接触窗错开。
13.如权利要求11所述的半导体装置结构，其特征在于，所述的半导体装置结构更包括：
一第一漏极导电元件，设置于所述的漏极接触窗上，且与所述的漏极掺杂区电性连接，所述的第一漏极导电元件沿所述的第一方向延伸。
14.如权利要求13所述的半导体装置结构，其特征在于，从上视图观看，所述的第一源极导电元件与所述的第一漏极导电元件在所述的第一方向部分重叠。
15.如权利要求13所述的半导体装置结构，其特征在于，所述的第一源极导电元件与所述的第一漏极导电元件错开。
16.如权利要求11所述的半导体装置结构，其特征在于，所述的第一源极导电元件物理接触至少两个源极接触窗。
17.如权利要求11所述的半导体装置结构，其特征在于，所述的半导体装置结构更包括：
多个源极导通孔，设置于所述的第一源极导电元件上；以及
多个漏极导通孔，设置于第一漏极导电元件上，其中所述的源极导通孔与所述的漏极导通孔错开。
18.如权利要求17所述的半导体装置结构，其特征在于，所述的源极导通孔与所述的源极接触窗错开。
19.如权利要求17所述的半导体装置结构，其特征在于，所述的第一源极导电元件物理接触至少两个源极导通孔。
20.如权利要求11所述的半导体装置结构，其特征在于，所述的半导体装置结构更包括：
一第二源极导电元件，覆盖该第一源极导电元件，且沿该第一方向延伸。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029676A1 (en) * 2005-08-02 2007-02-08 Norikatsu Takaura Semiconductor device and method for manufacturing the same
CN101730939A (zh) * 2007-04-30 2010-06-09 先进微装置公司 以晶体管特定的接触设计来增强晶体管性能的技术
US20120037965A1 (en) * 2007-06-11 2012-02-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9972615B1 (en) * 2016-11-14 2018-05-15 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029676A1 (en) * 2005-08-02 2007-02-08 Norikatsu Takaura Semiconductor device and method for manufacturing the same
CN101730939A (zh) * 2007-04-30 2010-06-09 先进微装置公司 以晶体管特定的接触设计来增强晶体管性能的技术
US20120037965A1 (en) * 2007-06-11 2012-02-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9972615B1 (en) * 2016-11-14 2018-05-15 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection

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