TW201740562A - 高壓半導體裝置及其製造方法 - Google Patents

Abstract

本揭示提供高壓半導體裝置，其包含基底，隔離結構位於基底內，閘極結構設置於基底上，閘極結構與隔離結構間具有距離，金屬電極設置於閘極結構上，且金屬電極延伸至隔離結構上，以及內連線結構具有最下方金屬層，其中金屬電極位於最下方金屬層與閘極結構間。

Description

高壓半導體裝置及其製造方法

本發明係有關於半導體裝置及其製造方法，且特別係有關於高壓半導體裝置及其製造方法。

高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如垂直式擴散金氧半導體(vertically diffused metal oxide semiconductor，VDMOS)電晶體及水平擴散金氧半導體(LDMOS)電晶體，主要用於18V以上的元件應用領域。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。

高壓半導體裝置是利用閘極電壓來產生通道，並控制流經源極與汲極之間的電流。在傳統的高壓半導體裝置中，為了防止源極與汲極之間的擊穿效應(punch-through effect)，必須延長電晶體的通道長度。然而，如此一來會增加裝置的尺寸而使晶片面積增加且會使電晶體的導通電阻(on-resistance，R_on)上升。再者，由於電洞的遷移率低於電子的遷移率，因此P型高壓半導體裝置的導通電阻會高於N型高壓半導體裝置的導通電阻而不利於P型高壓半導體裝置效能的提升。

因此，有必要尋求一種新的高壓半導體裝置結構以解決上述的問題。

本揭露的一些實施例係關於高壓半導體裝置，其包含基底，隔離結構位於基底內，閘極結構設置於基底上，閘極結構與隔離結構隔開一距離，金屬電極設置於閘極結構上，且金屬電極延伸至隔離結構正上方，以及內連線結構包含最下方金屬層，其中金屬電極位於最下方金屬層與閘極結構間。

本揭露的另一些實施例係關於高壓半導體裝置，其包含基底具有隔離結構，閘極結構設置於基底上，閘極結構與隔離結構隔開一距離，源極區及汲極區設置於基底內，分別位於閘極結構的一側和隔離結構遠離閘極結構的一側，絕緣層設置於閘極結構上，以及金屬電極設置於絕緣層上，其中金屬電極覆蓋一部份的閘極結構，且延伸至隔離結構正上方，金屬電極與源極區和汲極區絕緣。

本揭露的另一些實施例係關於高壓半導體裝置的製造方法，其包含提供基底，形成隔離結構於基底內，形成閘極結構於基底上，其中閘極結構與隔離結構隔開一距離，形成金屬電極於閘極結構上，其中金屬電極由閘極結構延伸至隔離結構正上方，形成內連線結構的最下方金屬層，其中金屬電極位於最下方金屬層與閘極結構間。

100‧‧‧高壓半導體裝置

102‧‧‧基底

104‧‧‧隔離結構

106‧‧‧第一摻雜區

108‧‧‧閘極結構

108a‧‧‧閘極介電層

108b‧‧‧閘極電極

112‧‧‧絕緣側壁層

114‧‧‧源極區

114a‧‧‧第二摻雜區

114b‧‧‧第三摻雜區

116‧‧‧汲極區

118‧‧‧絕緣層

120‧‧‧第一接觸窗

122‧‧‧金屬電極

124‧‧‧介電層

126‧‧‧第二接觸窗

128‧‧‧最下方金屬層

130‧‧‧導通孔

134‧‧‧金屬層間介電層

136‧‧‧第二金屬層

138‧‧‧第三金屬層

140‧‧‧內連線結構

D1、D2‧‧‧距離

為讓本發明之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

第1-7圖係本發明實施例之高壓半導體裝置在其製造方法中各階段的剖面圖。

以下針對本揭露之高壓半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本揭露。當然，這些僅用以舉例而非用以限定本揭露之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，例如，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，特別描述之圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」、「下方」或「底部」及「較高」、「上方」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」之用語通常表示在一給定值 或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

注意本發明係揭露高壓半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(IC)中。上述積體電路(IC)也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器(例如金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP))、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(BJTs)、橫向擴散型MOS電晶體(LDMOS)、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將高壓半導體裝置使用於其他類型的半導體元件。

參見第1圖，首先提供基底102。基底102可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基底102也可以是絕緣層上覆半導體(semiconductor on insulator)。此外， 基底102也可包含磊晶層(未繪示)。此磊晶層可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。此磊晶層可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition,MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy,MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition,PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition,RP-CVD)、分子束磊晶法(molecular beam epitaxy,MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy,HVPE)、液相磊晶法(liquid phase epitaxy,LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy,Cl-VPE)或類似的方法形成。在一些實施例，基板102具有第一導電型態，例如為N型。

此外，如第1圖所示，基底102亦包含隔離結構104形成於其中。隔離結構104包含由不同製程技術形成的不同結構，例如，隔離結構104可包含淺溝槽隔離(shallow trench isolation,STI)結構。形成STI可包含在基底102蝕刻出溝槽及在溝槽內填入絕緣材料，例如氧化矽、氮化矽、氮氧化矽或上述組合。填完後的溝槽可具有多層結構，例如將熱氧化襯層和氮化矽填入溝槽。可實施化學機械研磨(chemical mechanical polishing,CMP)來研磨多餘的絕緣材料和平坦化隔離結構104的上表面。然而，亦可以其它任何適合之方式形成隔離結構104，例如亦可以傳統的區域氧化法(local Oxidation of Silicon,LOCOS)形成隔離結構104。

接著，如第2圖所示，形成閘極結構108於基底102上，並於基底102內形成第一摻雜區106。此閘極結構108包含閘極介電層108a以及設於此閘極介電層108a之上的閘極電極108b。此外，第一摻雜區106係在後續形成的之源極區之前形成。

在一些實施例，可先依序毯覆性沈積一介電材料層(用以形成閘極介電層108a，未繪示)及位於其上之導電材料層(用以形成閘極電極108b，未繪示)於基底102上，再將此介電材料層及導電材料層經微影與蝕刻製程露出預定形成第一摻雜區106之基底102的區域，接著進行離子佈植步驟以形成此第一摻雜區106。之後，再藉由另一微影與蝕刻製程將介電材料層及導電材料層分別圖案化以形成閘極介電層108a及閘極電極108b。

上述介電材料層之材料(亦即閘極介電層108a之材料)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材 料層可藉由前述化學氣相沉積法(CVD)或旋轉塗佈法形成。

前述導電材料層之材料(亦即閘極電極108b之材料)可為非晶矽、多晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包含但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包含但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(chemical vapor deposition,CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(low pressure chemical vapor deposition,LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或多晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。在一些實施例，閘極電極108b可為多晶矽層。

在一些實施例，第一摻雜區106具有與基底102之第一導電型態不同的第二導電型態。例如，當基底102為N型時，第二導電型態為P型。

此外，如第2圖所示，在一些實施例，閘極結構108與隔離結構104間具有第一距離D1，第一摻雜區106與隔離結構104間具有第二距離D2。在此實施例，閘極結構108未與隔離結構104重疊。上述D1係沿著平行於基底102表面的方向之閘極結 構108與隔離結構104的邊緣之間的垂直距離，D2係沿著平行於基底102表面的方向之第一摻雜區106與隔離結構104的邊緣之間的垂直距離。

接著，參見第3圖，在閘極結構108的側壁形成絕緣側壁層112。在一些實施例中，可以低壓化學氣相沉積(LPCVD)或電漿增強型化學氣相沉積在350~850℃下沈積一層厚度約200~2000Å的絕緣層，例如氧化矽或氮化矽；又，若是製作複合式(composite)側壁層，則可沈積一層以上的絕緣層。沈積完畢後，使用SF₆、CF₄、CHF₃、或C₂F₆當作蝕刻源，以反應性離子蝕刻程序進行非等向性的蝕刻，便可在閘極結構108的側壁形成絕緣側壁層112。

繼續參見第3圖，於絕緣側壁層112之後，形成源極區114及汲極區116於基底102內，源極區114及汲極區116分別位於閘極結構108的一側和隔離結構104遠離閘極結構108的一側。詳細而言，源極區114係設於第一摻雜區106內，而汲極區118係設於基底102內未形成有第一摻雜區106之區域。源極區114及汲極區116可藉由離子佈植步驟形成，且源極區114可包含具有第一導電型態(例如為N型)的第二摻雜區114a以及具有第二導電型態(例如為P型)的第三摻雜區114b。汲極區116具有第一導電型態(例如為N型)。此外，如第3圖所示，部分的第三摻雜區114b位於絕緣側壁層112的正下方。

接著，如第4圖所示，在一些實施例，形成絕緣層118於基底102上，並且覆蓋閘極結構108和絕緣側壁層112。絕緣層118係由氮化矽、氮氧化矽、碳化矽、氧化矽、氮碳化矽、 其他適合的材料或其組合製成，絕緣層118可藉由沉積製程形成。沈積製程包含化學氣相沈積、物理氣相沈積(physical vapor deposition,PVD)、原子層沈積(atomic layer deposition,ALD)、高密度電漿化學氣相沈積(high density plasma CVD,HDPCVD)、金屬有機物化學氣相沈積、遙控式電漿化學氣相沉積、電漿增強型化學氣相沈積、電鍍(plating)、其他合適的方法或前述之組合。

此外，絕緣層118可包含阻擋層(未繪示)，此阻擋層係用以覆蓋閘極結構108不欲形成金屬矽化物之部分，以使該部分不會於後續之金屬矽化製程中接觸金屬而形成金屬矽化物。阻擋層之材料可為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、其它任何適合之絕緣材料、或上述之組合。

接著，如第5圖所示，在一些實施例，形成穿過絕緣層118的第一接觸窗120於閘極結構108上，且形成金屬電極122於絕緣層118上。利用蝕刻製程在絕緣層118內形成開口(未繪示)，以暴露一部份的閘極結構108的閘極電極108b。接著，可透過沉積製程在絕緣層118上形成一金屬層(未繪示)，且填入開口內以形成第一接觸窗120。接著，藉由蝕刻製程來圖案化金屬層，形成金屬電極122。在一些實施例，第一接觸窗120及金屬電極122的材料包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride,TiN)、氮化鉭(tantalum nitride,TaN)、矽化鎳(nickel silicide,NiSi)、矽化鈷(cobalt silicide,CoSi)、碳化鉭(tantulum carbide,TaC)、矽氮 化鉭(tantulum silicide nitride,TaSiN)、碳氮化鉭(tantalum carbide nitride,TaCN)、鋁化鈦(titanium aluminide,TiAl)，鋁氮化鈦(titanium aluminide nitride,TiAlN)、金屬氧化物、金屬合金、其他適合的導電材料或前述之組合。

如第5圖所示，金屬電極122藉由第一接觸窗120與閘極結構108電性連接。在一些實施例，金屬電極122覆蓋一部分的閘極結構108，且金屬電極122更由閘極結構108上方延伸至隔離結構104正上方。此外，金屬電極122亦覆蓋了位於閘極結構108一側的絕緣側壁層112、部分的基底102及隔離結構104。亦即，基底102位於閘極結構108與隔離結構104間的區域被金屬電極122覆蓋。在一些實施例，金屬電極122與源極區114和汲極區116絕緣。在其它一些實施例，基底102位於第一摻雜區106與隔離結構104間的區域與金屬電極122在基底102上的投影重疊，且金屬電極122可延伸至第一摻雜區106上，亦即，金屬電極122可從第一摻雜區106的正上方延伸至隔離結構104的正上方。

接著，如第6圖所示，形成介電層124在基底102上。介電層124可包含由多個介電材料形成的多層結構，如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、低介電常數(low-k)介電材料或其他適合的介電材料。低介電常數介電材料包含氟化石英玻璃(fluorinated silica glass,FSG)、碳摻雜氧化矽(carbon doped silicon oxide)、無定形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、對苯並環丁烯 (bis-benzocyclobutenes,BCB)、聚亞醯胺(polyimide)，但並不限於此。

接著，利用蝕刻製程在介電層124內形成複數個開口(未繪示)，以暴露一部份的閘極結構108的閘極電極108b、一部分的金屬電極122、一部份的源極區114及一部份的汲極區116。接著，可透過沉積製程在介電層124上形成一金屬層(未繪示)，且填入該些開口內以形成第二接觸窗126。接著，藉由蝕刻製程來圖案化金屬層，形成作為內連線結構的最下方金屬層(亦可稱為第一金屬層)128。第二接觸窗126及最下方金屬層128的材料包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)，鋁氮化鈦(TiAlN)、其他適合的導電材料或前述之組合。

如第6圖所示，源極區114、汲極區116、閘極結構108及金屬電極122藉由第二接觸窗126與內連線結構140的最下方金屬層128電性連接。

在一些實施例，介電層124的開口並未形成於閘極結構108上，亦即，閘極結構108與最下方金屬層128間沒有第二接觸窗126。在此實施例，金屬電極122可延伸且完全覆蓋閘極結構108的上表面。

接著，參閱第7圖，在介電層124及內連線結構140的最下方金屬層128上沉積多層金屬層間介電層(inter-metal dielectric,IMD)134，並且利用微影製程和蝕刻製程在金屬層 間介電層134內形成複數個開口(未繪示)，並且透過沉積製程在金屬層間介電層134上形成一金屬層(未繪示)，且填入開口內以形成導通孔130，並由蝕刻製程來圖案化金屬層，形成第二金屬層136和第三金屬層138以產生內連線結構140，而完成高壓半導體裝置100。微影製程包含光阻塗佈(例如旋轉塗佈)、軟烤、光罩對位、曝光、曝後烤、將光阻顯影、沖洗、乾燥(例如硬烤)、其他合適的製程或前述之組合。另外，微影製程可由其他適當的方法，例如無遮罩微影、電子束寫入(electron-beam writing)及離子束寫入(ion-beam writing)進行或取代。蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法。

如第7圖所示，最下方金屬層(亦可稱為第一金屬層)128、第二金屬層136、第三金屬層138和導通孔130組成內連線結構140。然而，應該注意的是，第7圖所示的導通孔130和金屬層的數目僅為一示例，本發明並不限定於此。亦即，內連線結構140可更包含例如第四金屬層(未繪示)或更多的金屬層。金屬層間介電層134的材料可與介電層124的材料相同。導通孔130、第二金屬層132和第三金屬層138的材料可與內連線結構140的最下方金屬層128的材料相同。

此外，在一些實施例，第一導電型態可以為P型，第二導電型態可以為N型。

本發明的實施例所示的高壓半導體裝置具有一位於閘極結構與內連線結構的最下方金屬層間的金屬電極，此金屬電極由閘極結構延伸至隔離結構正上方。在一些實施例，閘極結構的閘極電極為多晶矽層，此時，多晶矽層、金屬電極與 位於上述兩者間的絕緣層組成金屬-絕緣層-多晶矽(metal-insulator-polysilicon,MIP)結構。當金屬電極延伸至隔離結構正上方時，產生橫向場板(lateral field plate)的效果，可幫助接面場效電晶體(junction field-effect transistor,JFET)區(即基板102中位於第一摻雜區106和隔離結構104間的區域)的電荷平衡。因此，本揭示之高壓半導體元件不會因JFET區的長度(即第一摻雜區106和隔離結構104間的距離D2)太長而崩潰。

習知的高壓半導體裝置為了獲得較佳的崩潰電壓數值，受限於電荷平衡的關係，JFET區的距離不能太長。然而，為了元件的可靠度，JFET區的距離也不能太短。本發明的實施例所示的高壓半導體裝置可在不改變導通電阻(R_on)數值的前提下，增加JFET區的長度，藉此改善元件的可靠度，且使崩潰電壓數值符合需求。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護 範圍也包括各個申請專利範圍及實施例的組合。

100‧‧‧高壓半導體裝置

102‧‧‧基底

104‧‧‧隔離結構

106‧‧‧第一摻雜區

108‧‧‧閘極結構

108a‧‧‧閘極介電層

108b‧‧‧閘極電極

112‧‧‧絕緣側壁層

114‧‧‧源極區

114a‧‧‧第二摻雜區

114b‧‧‧第三摻雜區

116‧‧‧汲極區

118‧‧‧絕緣層

120‧‧‧第一接觸窗

122‧‧‧金屬電極

124‧‧‧介電層

126‧‧‧第二接觸窗

128‧‧‧最下方金屬層

130‧‧‧導通孔

134‧‧‧金屬層間介電層

136‧‧‧第二金屬層

138‧‧‧第三金屬層

140‧‧‧內連線結構

Claims (20)

1. 一種高壓半導體裝置，包括：一基底；一隔離結構，位於該基底內；一閘極結構，設置於該基底上，該閘極結構與該隔離結構隔開一距離；一金屬電極，設置於該閘極結構上，且該金屬電極延伸至該隔離結構正上方；以及一內連線結構，包含一最下方金屬層，其中該金屬電極位於該最下方金屬層與該閘極結構間。
2. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一絕緣層，設置於該基底上，且位於該金屬電極與該閘極結構間。
3. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一第一接觸窗，位於該金屬電極與該閘極結構間，該閘極結構藉由該第一接觸窗與該金屬電極電性連接。
4. 如申請專利範圍第3項所述之高壓半導體裝置，更包括：一第二接觸窗，位於該金屬電極與該最下方金屬層間，該金屬電極經由該第二接觸窗與該最下方金屬層電性連接。
5. 如申請專利範圍第1項所述之高壓半導體裝置，更包括：一第一摻雜區，位於該基底內，其中該基底具有一第一導電型態，該第一摻雜區具有一不同於該第一導電型態的第二導電型態。
6. 如申請專利範圍第5項所述之高壓半導體裝置，更包括： 一源極區及一汲極區，其中該源極區設置於該第一摻雜區內，該汲極區設置於該基底內。
7. 如申請專利範圍第5項所述之高壓半導體裝置，其中該基底位於該第一摻雜區與該隔離結構之間的部分被該金屬電極覆蓋。
8. 如申請專利範圍第6項所述之高壓半導體裝置，其中該源極區及該汲極區位於該隔離結構的相對兩側。
9. 如申請專利範圍第6項所述之高壓半導體裝置，其中該源極區及該汲極區與該金屬電極絕緣。
10. 如申請專利範圍第1項所述之高壓半導體裝置，其中該基底位於該閘極結構與該隔離結構之間的部分被該金屬電極覆蓋。
11. 如申請專利範圍第1項所述之高壓半導體裝置，其中該閘極結構包括一多晶矽層。
12. 一種高壓半導體裝置，包括：一基底，包含一隔離結構；一閘極結構，設置於該基底上，該閘極結構與該隔離結構隔開一距離；一源極區及一汲極區設置於該基底內，分別位於該閘極結構的一側和該隔離結構遠離該閘極結構的一側；一絕緣層，設置於該閘極結構上；以及一金屬電極，設置於該絕緣層上，其中該金屬電極覆蓋一部份的該閘極結構，且延伸至該隔離結構正上方，該金屬電極與該源極區和該汲極區絕緣。
13. 如申請專利範圍第12項所述之高壓半導體裝置，其中該閘極結構包括一多晶矽層。
14. 如申請專利範圍第12項所述之高壓半導體裝置，其中該金屬電極覆蓋該閘極結構的一上表面。
15. 如申請專利範圍第12項所述之高壓半導體裝置，更包括：一接觸窗，設置於該金屬電極與該閘極結構間，該接觸窗穿過該絕緣層，其中該金屬電極藉由該接觸窗與該閘極結構電性連接。
16. 一種高壓半導體裝置的製造方法，包括：提供一基底；形成一隔離結構於該基底內；形成一閘極結構於該基底上，其中該閘極結構與該隔離結構隔開一距離；形成一金屬電極於該閘極結構上，其中該金屬電極由該閘極結構延伸至該隔離結構正上方；以及形成一內連線結構的一最下方金屬層，其中該金屬電極位於該最下方金屬層與該閘極結構間。
17. 如申請專利範圍第16項所述之半導體裝置的製造方法，更包括：形成一絕緣層於該基底上，其中該絕緣層位於該金屬電極與該閘極結構間。
18. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中形成該閘極結構的步驟包括形成一多晶矽層。
19. 如申請專利範圍第16項所述之半導體裝置的製造方法，更 包括：形成一第一接觸窗，該閘極結構藉由該第一接觸窗與該金屬電極電性連接。
20. 如申請專利範圍第19項所述之半導體裝置的製造方法，更包括：形成一源極區及一汲極區於該基底內，且該源極區及該汲極區分別位於該閘極結構的一側和該隔離結構遠離該閘極結構的一側，其中該金屬電極與該源極區和該汲極區絕緣；以及形成一第二接觸窗於該基底、該閘極結構及該金屬電極上，其中該源極區、該汲極區、該閘極結構及該金屬電極藉由該第二接觸窗與該最下方金屬層電性連接。