TWI719747B - 半導體裝置結構及其製造方法 - Google Patents

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Abstract

提供一種半導體裝置結構的製造方法。方法包含：提供半導體基底；形成保護層於半導體基底上，其中保護層包含：形成氧化層於半導體基底上；形成第一介電層於氧化層上；以及形成第二介電層於第一介電層上；以及形成源極電極、閘極電極和汲極電極於保護層上。

Description

半導體裝置結構及其製造方法
本發明實施例係有關於一種半導體裝置結構，且特別地係有關於超高壓半導體裝置(ultra-high voltage semiconductor device)結構。
全球節能減碳的綠色趨勢已成為電子產品後續研究發的重要課題，在成長迅速的環保節能應用裡，發光二極體照明驅動積體電路及交流電-直流電電源管理積體電路佔據後端能源儲存與電力轉換的重要地位。將交流電電壓轉換成直流電的過程中，需要能承受高壓的功率元件，所以開發出超高壓(ultra-high voltage)功率元件。
然而，在高溫逆偏壓(high temperature reverse bias，HTRB)測試下，超高壓功率元件普遍會發生電性參數劣化的現象。超高壓功率元件的外部的可移動離子、雜質離子及水氣在獲得足夠的能量下，會穿過保護層進入超高壓功率元件中，而影響表面電場分布，造成特性退化。
因此，需要一種新穎的半導體裝置結構，以防止電性參數劣化的現象發生。
根據本發明的一些實施例，提供一種半導體裝置結構及其製造方法。本發明實施例的半導體裝置結構包含多層介電層的保護層改善高溫逆偏壓測試下所導致的電性參數劣化的現象。此外，由於保護層的硼濃度和磷濃度並不是均勻的，例如硼濃度和磷濃度往半導體基底的方向變小，所以在執行後續的額外熱製程時，一方面可保有捕捉外在的可移動離子、雜質離子及水氣的功效，另一方面亦可避免硼和磷擴散進入半導體基底中，而影響電性設計。
根據本發明的一些實施例，提供一種半導體裝置結構的製造方法。方法包含：提供半導體基底；形成保護層於半導體基底上，其中保護層包含：形成氧化層於半導體基底上；形成第一介電層於氧化層上；以及形成第二介電層於第一介電層上；以及形成源極電極、閘極電極和汲極電極於保護層上。
根據本發明的一些實施例，提供一種半導體裝置結構。半導體裝置結構包含：半導體基底；保護層設置於半導體基底上，其中保護層包含：氧化層設置在半導體基底上；第一介電層設置在氧化層上；以及第二介電層設置在第一介電層上；以及源極電極、閘極電極和汲極電極設置於保護層上。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用語，這些空間相對用語係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用語包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的半導體裝置結構可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。
第1圖係根據本發明的一些實施例所繪示的半導體裝置結構100的剖面圖。請參閱第1圖，半導體裝置結構100包含半導體基底102。半導體基底102是主體(bulk)半導體基底，例如半導體晶圓。舉例而言，半導體基底102是矽晶圓。半導體基底102可包含矽或另一元素半導體材料，例如鍺。在一些其它實施例中，半導體基底102包含化合物半導體。化合物半導體可包含砷化鎵(GaAs)、碳化矽(SiC)、砷化銦(InAs)、磷化銦(InP)、磷化鎵(GaP)、另一合適的材料或前述之組合。
在一些實施例中，半導體基底102包含絕緣體上的半導體(semiconductor-on-insulator，SOI)基底，可使用植氧分離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、另一合適的方法或前述之組合來製造絕緣體上的半導體(SOI)基底。在一些實施例，半導體基底102具有第一導電型態，例如為P型。
如第1圖所示，在基半導體底102中形成第一井區104和第二井區106。第一井區104和第二井區106彼此分開。詳細而言，可藉由植入(implantation)製程，使用植入遮罩以選擇性地將摻雜質植入基底102，來形成第一井區104和第二井區106。在一些實施例中，第一井區104具有第一導電型態，例如為P型。舉例而言，摻雜質為P型摻雜質，例如硼或BF 2。第二井區106具有與第一導電型態相反的第二導電型態，例如為N型。舉例而言，摻雜質為N型摻雜質，例如磷或砷。
在第一井區104中形成摻雜區108和摻雜區110。在一些實施例中，摻雜區108可為P型重摻雜區；而摻雜區110可為N型重摻雜區。摻雜區108和摻雜區110被場氧化層118隔開。
在第二井區106中形成摻雜區112和摻雜區114。摻雜區112和摻雜區114部分重疊。在一些實施例中，摻雜區112可為P型摻雜；而摻雜區114可為N型摻雜。
在摻雜區114中形成摻雜區116。在一些實施例中，摻雜區116可為N型重摻雜區。在摻雜區116和摻雜區110之間形成場氧化層120。在一些實施例中，一部分的場氧化層118和一部分的場氧化層120在半導體基底102中，且另一部分的場氧化層118和另一部分的場氧化層120突出半導體基底102的表面上。在一些實施例中，場氧化層118和場氧化層120可由同一製程而形成，且具有大致上相同的厚度。
接著，在半導體基底102上形成導電層122。詳細而言，藉由化學氣相沉積法(chemical vapor deposition，CVD)、原子層沉積法(atomic layer deposition，ALD)、物理氣相沉積法(physical vapor deposition，PVD)、分子束沉積法(molecular beam deposition，MBD)、電漿增強化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、其他適當之方法、或上述之組合在半導體基底102上形成導電材料層。然後，藉由合適的製程例如旋轉塗佈或前述或其他適當之沉積法或前述之組合，將光阻材料形成於導電材料層上，接著執行光學曝光、曝光後烘烤和顯影，以移除部分的光阻材料而形成圖案化的光阻層，圖案化的光阻層將作為用於蝕刻的蝕刻遮罩。可執行雙層或三層的光阻。然後，使用任何可接受的蝕刻製程，來移除未被圖案化的光阻層覆蓋的導電層，而形成導電層122。一部分的導電層122延伸至場氧化層120上，而可作為場板。接著，可藉由蝕刻或其他合適的方法，來移除圖案化的光阻層。
在一些實施例中，導電層122可包含多晶矽、金屬金屬合金、金屬氮化物、金屬矽化物、金屬氧化物、其他適用的導電材料、或上述之組合。
接著，在半導體基底102上形成保護層124。詳細而言，藉由上述或其他適當之方法、或上述之組合在半導體基底102上形成保護層124。
請參閱第2圖，其係根據本發明的一些實施例所繪示的保護層124的局部剖面放大圖。保護層124包含氧化層124a、第一介電層124b、第二介電層124c和第三介電層124d。
接著，請參閱第3A至3D圖，其係根據本發明的一些實施例所繪示之形成保護層124之不同階段的部面圖。請參第3A圖，在半導體基底102上形成氧化層124a。詳細而言，藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法、或上述之組合在半導體基底102上形成氧化層124a。氧化層124a的材料可包含四乙氧基矽烷(tetraethoxysilane，TEOS)、SiO 2、SiON、Al 2O 3、MgO、Sc 2O 3、HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO 2、ZnO 2、ZrO 2或Ta 2O 5、其他適當的氧化物、或上述之組合。在一特定實施例中，氧化層124a的材料包含四乙氧基矽烷。
然後，在氧化層124a上形成第一介電層124b。詳細而言，藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法、或上述之組合在氧化層124a上形成第一介電層124b。第一介電層124b的材料可包含硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymers)、矽碳材料(silicon carbon material)、前述之組合物或其它類似物。在一特定實施例中，第一介電層124b的材料包含硼磷矽玻璃。
接著，請參閱第3B圖，對第一介電層124b執行熱製程10。藉由對第一介電層124b執行熱製程，以使結構平坦化且可使後續的額外熱製程，例如爐管製程的溫度降低。此外，亦可改善半導體裝置結構在高溫逆偏壓測試下所導致的電性參數劣化的現象。
接著，在第一介電層124b上依序形成第二介電層124c和第三介電層124d。詳細而言，藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法、或上述之組合在第一介電層124b上依序形成第二介電層124c和第三介電層124d。在一些實施例中，第二介電層124c的材料和第三介電層124d的材料可與第一介電層124b的材料相同。
接著，請參閱第3C圖，在第三介電層124d上形成氧化層125。詳細而言，藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法、或上述之組合在第三介電層124d上形成氧化層125。氧化層125的材料可包含SiO 2、SiON、Al 2O 3、MgO、Sc 2O 3、HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO 2、ZnO 2、ZrO 2或Ta 2O 5、其他適當的氧化物、或上述之組合。在一特定實施例中，氧化層125的材料包含SiO 2。
第一介電層124b具有第一硼濃度和第一磷濃度。第二介電層124c具有第二硼濃度和第二磷濃度。第三介電層124d具有第三硼濃度和第三磷濃度。第一硼濃度小於第二硼濃度，且第二硼濃度小於第三硼濃度。第一磷濃度小於第二磷濃度，且第二磷濃度小於第三磷濃度。
第一硼濃度可為1wt%~3wt%，且第一磷濃度可為2wt%~5wt%。第二硼濃度可為2wt%~4wt%，且第二磷濃度可為3wt%~6wt%。第三硼濃度可為3wt%~5wt%，且第三磷濃度可為4wt%~7wt%。若濃度過低，將導致捕捉可移動離子的效果不佳；若濃度過高，將導致於後續的額外熱製程時，在未達到熱製程溫度時，硼和磷將擴散進入半導體基底中，影響元件可接受的製程溫度和元件電性。故由於保護層124的硼濃度和磷濃度是不均勻的，例如硼濃度和磷濃度往半導體基底102的方向變小，所以在執行後續的額外熱製程時，一方面可保有捕捉外在的可移動離子、雜質離子及水氣的功效，一方面亦可避免硼和磷擴散進入半導體基底中，而影響電性設計。
然後，執行一薄化製程，以降低保護層124的厚度且使結構平坦化，如第3D圖所示。在一些實施例中，保護層124的厚度為10000A~25000A。由於保護層124具有多層介電層，所以會有較厚的介電層，因而能改善高溫逆偏壓測試下所導致的電性參數劣化的現象。
請再參閱第1圖，半導體裝置結構100還包含多個接觸孔126在保護層124中。詳細而言，藉由合適的製程例如旋轉塗佈或化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法或其他合適的沉積法或前述之組合，將光阻材料形成於保護層124上，接著執行光學曝光、曝光後烘烤和顯影，以移除部分的光阻材料而形成圖案化的光阻層，圖案化的光阻層將作為用於蝕刻的蝕刻遮罩。可執行雙層或三層的光阻。然後，使用任何可接受的蝕刻製程，例如反應離子蝕刻、中性束蝕刻、類似蝕刻或前述之組合，來移除未被圖案化的光阻層覆蓋的保護層，從而形成多個開口。接著，可藉由蝕刻或其他合適的方法，來移除圖案化的光阻層。
接觸孔126分別對應至摻雜區108、摻雜區110、導電層122及摻雜區116。導電材料填入接觸孔126。導電材料包含多晶矽、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑、其相似物、或以上之組合)、金屬合金、金屬氮化物(例如氮化鎢、氮化鉬、氮化鈦、氮化鉭、其相似物、或以上之組合)、金屬矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、其相似物、或以上之組合)、金屬氧化物(氧化釕、氧化銦錫、其相似物、或以上之組合)、其他適用的導電材料、或上述之組合。
然後，在保護層124上形成金屬層。詳細而言，藉由化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法、或上述之組合在保護層124上形成金屬層。金屬層的材料包含鎢、鈦、鋁、銅、鉬、鎳、鉑、其相似物、前述之合金或前述之組合。
接著，藉由合適的製程例如旋轉塗佈或化學氣相沉積法、原子層沉積法、物理氣相沉積法、分子束沉積法、電漿增強化學氣相沉積法、其他適當之方法或其他合適的沉積法或前述之組合，將光阻材料形成於保護層124上，接著執行光學曝光、曝光後烘烤和顯影，以移除部分的光阻材料而形成圖案化的光阻層，圖案化的光阻層將作為用於蝕刻的蝕刻遮罩。可執行雙層或三層的光阻。然後，使用任何可接受的蝕刻製程，例如反應離子蝕刻、中性束蝕刻、類似蝕刻或前述之組合，來移除未被圖案化的光阻層覆蓋的金屬層，以將金屬層圖案化。形成電性連接至摻雜區108的金屬電極128、電性連接至摻雜區110的源極電極130、電性連接至導電層122的閘極電極132和電性連接至摻雜區116的汲極電極134。接著，可藉由蝕刻或其他合適的方法，來移除圖案化的光阻層。
還可對保護層124執行額外的熱製程並填充氣體。舉例而言，可執行快速熱退火(rapid thermal annealing)製程並填充氮氣。快速熱退火製程可移除保護層124中的水氣，避免水氣擴散到半導體基底中，因此能改善HTRB測試下的電性參數。快速熱退火製程的溫度需低於950°C，以避免電極與接觸孔之間產生錯位，而使得電極沒有與半導體基底電性連接。
在一些實施例中，還可執行爐管(furnace)製程。以進一步改善HTRB測試下的電性參數。爐管製程的溫度需低於875°C，以避免半導體裝置結構產生漏電流，例如P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)，且避免接觸孔變窄甚至消失。
綜合上述，相較於習知技術，本發明實施例所提供之半導體裝置結構至少具有以下優點： (1) 由於保護層為多層結構，所以保護層的厚度會比現有技術來的厚，而具有較低的表面電場及較高的崩潰電壓。 (2) 此外，可在堆疊保護層中的各膜層時，對各膜層執行熱製程，以使結構平坦化且可使後續的額外熱製程，例如爐管製程的溫度降低，同時亦可改善半導體裝置結構在高溫逆偏壓測試下所導致的電性參數劣化的現象。 (3)由於保護層的硼濃度和磷濃度並不是均勻的，例如硼濃度和磷濃度往半導體基底的方向變小，所以在執行後續的額外熱製程時，一方面可保有捕捉外在的可移動離子、雜質離子及水氣的功效，另一方面亦可避免硼和磷擴散進入半導體基底中，而影響電性設計。 (4) 快速熱退火製程可移除保護層中的水氣，藉此改善高溫逆偏壓測試下的電性參數。另外，快速熱退火製程的溫度需低於950°C，以避免電極與接觸孔之間產生錯位，而使得電極沒有與半導體基底電性連接。 (5) 另外，還可執行爐管製程，以進一步改善高溫逆偏壓測試下的電性參數。爐管製程的溫度需低於875°C，以避免半導體裝置結構產生漏電流，例如P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)，且避免接觸孔變窄甚至消失。
雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
10:熱製程 100:半導體裝置結構 102:半導體基底 104:第一井區 106:第二井區 108、110、112、114、116:摻雜區 118、120:場氧化層 122:導電層 124:保護層 124a、125:氧化層 124b:第一介電層 124c:第二介電層 124d:第三介電層 126:接觸孔 128:金屬電極 130:源極電極 132:閘極電極 134:汲極電極
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖係根據本發明的一些實施例所繪示的半導體裝置結構的剖面圖。 第2圖係根據本發明的一些實施例所繪示的保護層的局部剖面放大圖。 第3A至3D圖是根據本發明的一些實施例所繪示之形成保護層之不同階段的部面圖。
100:半導體裝置結構
102:半導體基底
104:第一井區
106:第二井區
108、110、112、114、116:摻雜區
118、120:場氧化層
122:導電層
124:保護層
126:接觸孔
128:金屬電極
130:源極電極
132:閘極電極
134:汲極電極

Claims (8)

  1. 一種半導體裝置結構的製造方法，包括：提供一半導體基底；形成一保護層於該半導體基底上，其中該保護層包括：形成一氧化層於該半導體基底上；形成一第一介電層於該氧化層上；形成一第二介電層於該第一介電層上；以及形成一源極電極、一閘極電極和一汲極電極於該保護層上；其中該第一介電層具有一第一硼濃度和一第一磷濃度，且該第二介電層具有一第二硼濃度和一第二磷濃度，且其中該第一硼濃度小於該第二硼濃度，且該第一磷濃度小於該第二磷濃度。
  2. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，更包括：形成一第三介電層於該第二介電層上，其中該第三介電層具有一第三硼濃度和一第三磷濃度，且該第二硼濃度小於該第三硼濃度，且該第二磷濃度小於該第三磷濃度。
  3. 如申請專利範圍第2項所述之半導體裝置結構的製造方法，其中該第一硼濃度為1wt%至3wt%，該第二硼濃度為2wt%至4wt%，且該第三硼濃度為3wt%至5wt%。
  4. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，更包括對該保護層進行一熱處理。
  5. 如申請專利範圍第4項所述之半導體裝置結構的製造方法，其中該熱處理包括一快速熱退火製程和一熔爐製程。
  6. 一種半導體裝置結構，包括：一半導體基底；一保護層，設置於該半導體基底上，其中該保護層包括：一氧化層，設置在該半導體基底上；一第一介電層，設置在該氧化層上；一第二介電層，設置在該第一介電層上；以及一源極電極、一閘極電極和一汲極電極，設置於該保護層上；其中該第一介電層具有一第一硼濃度和一第一磷濃度，且該第二介電層具有一第二硼濃度和一第二磷濃度，且其中該第二硼濃度大於該第一硼濃度，且該第二磷濃度大於該第一磷濃度。
  7. 如申請專利範圍第6項所述之半導體裝置結構，更包括：一第三介電層，設置在該第二介電層上，其中該第三介電層具有一第三硼濃度和一第三磷濃度，且該第二硼濃度小於該第三硼濃度，且該第二磷濃度小於該第三磷濃度。
  8. 如申請專利範圍第6項所述之半導體裝置結構，其中該第一硼濃度為1wt%至3wt%，該第二硼濃度為2wt%至4wt%，且該第三硼濃度為3wt%至5wt%。
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