TWM482841U - 具有高靜電放電防護能力的半導體結構 - Google Patents

Description

具有高靜電放電防護能力的半導體結構

本創作相關於一種半導體處理裝置，特別是相關於一種高壓半導體結構。

橫向擴散金氧半電晶體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)高壓元件與一般低壓操作的電晶體相比，具有為低的導通電阻、較高的操作頻率、可承受崩潰電壓較高、並且輸出功率較大，因此已經廣泛地應用於車用電子、電源管理電路、高頻通訊模組、以及顯示器等相關的積體電路之中。高壓元件具有上述優點，但是在ESD(Electrostatic Discharge)防護方面卻是異常脆弱，進而影響電路本身的穩定性、安全可靠度。

為維護穩定性及可靠度，積體電路內一般設置有ESD防護元件，當靜電電流產生時，ESD防護元件便會將靜電放電電流經由所設定的路徑導出，從而避免靜電電流燒毀電路。在設計上，為了避免此類ESD防護元件產生栓鎖效應(Latch-up effect)，造成ESD防護元件無法自行關閉而過熱，通常會將維持電壓的值設高於工作電壓。但是，這樣的設計方式卻也會使得觸發電壓隨之升高，造成ESD防護元件難以觸發，必須受到較大的靜電電壓才會開啟。

然而，高壓元件的工作電壓係為一般元件的數倍至數十倍，一旦為了避免上述之栓鎖效應而配合高工作電壓更加地提高高壓元件中ESD防護元件之觸發電壓，則過高的觸發電壓將導致ESD防護元件的ESD防護能力降低，進而影響電路本身的穩 定性以及安全可靠度。

因此，本創作的目的即在提供一種半導體結構，以在避免栓鎖效應之同時，有效降低半導體結構中ESD防護元件的觸發電壓，進而強化高壓半導體結構的ESD防護能力，以提升電路本身的穩定性以及安全可靠度。

本創作為解決習知技術之問題所採用之技術手段係提供一種一種具有高靜電放電防護能力的半導體結構，包含：一基底；一第二型濃摻雜源極，設置於該基底之上；一第一型濃摻雜體極，設置於該基底之上；一第二型濃摻雜汲極，設置於該基底之上；一閘極結構，設置於於該第二型濃摻雜汲極及該第二型濃摻雜源極之間；以及一場氧化物隔離區，設置於該第二型濃摻雜源極以及第一型濃摻雜體極之間，該場氧化物隔離區延伸取代該第一型濃摻雜體極的多數個接觸點區域，以使該第二型濃摻雜源極以及該第一型濃摻雜體極相隔離。

在本創作的一實施例中係提供一種半導體結構，更包括一第二型井區，位於該第二型濃摻雜汲極以及該基底之間。

在本創作的一實施例中係提供一種半導體結構，更包括一第一型體區，設置於該基底之上層，並且該第一型濃摻雜體極以及該第二型濃摻雜源極包覆於該第一型體區之中。

在本創作的一實施例中係提供一種半導體結構，更包括一高壓第二型井區，設置於該基底之上層，並且該第一型體區係包覆於該高壓第一型井區之中。

在本創作的一實施例中係提供一種半導體結構，其中該高壓第二型井區之寬度較第一型體區或高壓第一型井區為寬，以使該第一型體區以及該高壓第二型井區為實質對稱。

在本創作的一實施例中係提供一種半導體結構，更包括多數個絕緣結構，分別設置於該第一型體區與該第一型井區 之中，且/或設置於該閘極結構以及該第二型井區之間。

在本創作的一實施例中係提供一種半導體結構，該基底與該高壓第一型井區之間以及該基底與該第一型體區之間係設置有一埋藏層。

在本創作的一實施例中係提供一種高壓半導體結構，該第一型濃摻雜體極之該些接觸點區域的數目為一預定顆數時，該場氧化物隔離區延伸取代該些接觸點區域之數目係選自1顆、2顆、8顆、12顆、30顆、52顆、及162顆的其中之一。

在本創作的一實施例中係提供一種半導體結構，該場氧化物隔離區係設置於該半導體結構之頂面。

在本創作的一實施例中係提供一種半導體結構，該絕緣結構及場氧化物隔離區係藉由一矽局部區域氧化(local oxidation of silicon，LOCOS)製程、一淺槽隔離(shallow trench isolation，STI)製程或一深槽隔離(deep trench isolation，DTI)其中之一的製程而形成。

本創作的高壓半導體結構的場氧化物隔離區延伸取代第一型濃摻雜體極的多數個接觸點及鄰近區域，以在不影響佈局(Layout)面積的情況下，將第二型濃摻雜源極以及第一型濃摻雜體極予以相隔，如此一來能夠提升第二型濃摻雜源極至第一型濃摻雜體極之間的導通電阻，進而在避免栓鎖效應之同時降低半導體結構內ESD防護元件的觸發電壓，以使半導體結構具有更好的ESD防護能力。

本創作所採用的具體實施例，將藉由以下之實施例及附呈圖式作進一步之說明。

100、100a、100b‧‧‧半導體結構

11‧‧‧基底

12‧‧‧埋藏層

13‧‧‧高壓第一型體區

14‧‧‧高壓第二型井區

15‧‧‧高壓第一型井區

16‧‧‧第二型濃摻雜汲極

17‧‧‧第二型濃摻雜源極

18‧‧‧第一型濃摻雜體極

18a‧‧‧接觸點區域

19‧‧‧閘極結構

20a~20c‧‧‧絕緣結構

21‧‧‧場氧化物隔離區

第1圖為顯示根據本創作的半導體結構的第一實施例的剖視圖；第2圖為顯示根據本創作的半導體結構的第一實施例的佈局示意 圖；第3圖為顯示根據本創作的半導體結構的第二實施例的佈局示意圖；第4圖為顯示根據本創作的半導體結構的第三實施例的佈局示意圖。

以下根據第1圖至第4圖，而說明本創作的實施方式。該說明並非為限制本創作的實施方式，而為本創作之實施例的一種。

如第1圖所示，依據本創作的第一實施例的一半導體結構100，其係為一N型橫向擴散金氧半電晶體，包含：一基底11、一埋藏層12、一高壓第一型體區13、一高壓第二型井區14、一高壓第一型井區15、一第二型濃摻雜汲極16、一第二型濃摻雜源極17、一第一型濃摻雜體極18、一閘極結構19、數個絕緣結構20a-c、以及一場氧化物隔離區21。

埋藏層12設置於基底11上方，並且位於基底11與高壓第二型井區14之間以及基底11與高壓第一型體區13之間。高壓第一型體區13設置於高壓第一型井區15而包覆於其中。高壓第二型井區14以及高壓第一型井區15係設置於埋藏層12之上，且兩者係彼此相鄰。第二型濃摻雜汲極16設置於高壓第二型井區14之中，用於作為半導體結構100的汲極端。第二型濃摻雜源極17以及第一型濃摻雜體極18設置於高壓第一型體區13之中，並分別用於作為半導體結構100的源極端及體極端。閘極結構19設置於高壓第一型體區13與高壓第二型井區14之上層，並位於第二型濃摻雜汲極16及第二型濃摻雜源極17之間，用於作為半導體結構100的閘極端。

多數個絕緣結構20a-c分別設置於高壓第一型體區13與高壓第二型井區14之中，第二型濃摻雜汲極16與第一型濃 摻雜體極18係形成於各個絕緣結構20a-c之間。具體而言，絕緣結構20a係設置於高壓第一型體區13之端緣處、絕緣結構20c係設置於高壓第二型井區14之端緣處、絕緣結構20b係設置於閘極結構19以及第二型濃摻雜汲極16之間，其係用以將半導體結構100與其他電晶體相隔離，以且用以隔離閘極結構19與第二型濃摻雜汲極16。

場氧化物隔離區21以相隔離第二型濃摻雜源極17 以及第一型濃摻雜體極18，並延伸取代第一型濃摻雜體極18的多數個接觸點區域18a。詳細而言，場氧化物隔離區21係設置於第二型濃摻雜源極17以及第一型濃摻雜體極18之間，用以加大第二型濃摻雜源極17至第一型濃摻雜體極18的間距，以使第二型濃摻雜源極17以及第一型濃摻雜體極18之間的導通電阻增加。 其中，為了避免使佈局面積因設置場氧化物隔離區21變大，係將原本第一型濃摻雜體極18的部分空間予以取代為場氧化物隔離區21，並且場氧化物隔離區21以朝向第一型濃摻雜體極18而延伸並且部分取代第一型濃摻雜體極18，從而使場氧化物隔離區21設置於第一型濃摻雜體極18的多數個接觸點區域18a及鄰近區域之上。在本實施例中，場氧化物隔離區21係以一斜切面而延伸取代第一型濃摻雜體極18，但是場氧化物隔離區21也可以藉由一曲線切面或是一垂直切面而延伸取代第一型濃摻雜體極18。再者，從第2圖觀之，本實施例的場氧化物隔離區21之佈局圖案係為一T字形狀，但是在符合設計法則的情況下，場氧化物隔離區21根據所取代之第一型濃摻雜體極18的多數個接觸點區域18a，其佈局圖案也可為H型、L型、或I型等各種形狀。如此一來，在不變更佈局面積的情況下，能夠提升第二型濃摻雜源極至第一型濃摻雜體極之間的導通電阻，進而在避免栓鎖效應之同時降低半導體結構100內部的ESD防護元件的觸發電壓，使得半導體結構100具有更好的ESD防護能力。

應注意的是，在其他的實施例中，其中高壓第二型井區14之寬度較高壓第一型體區13或該高壓第一型井區15為寬，以使高壓第一型體區13以及高壓第二型井區14在一定程度上為實質對稱。

應注意的是，在其他的實施例中，半導體結構100並非一定要設置有埋藏層12，此時高壓第二型井區14以及高壓第一型井區15係可直接接觸基底11而設置於其上。此外，此時高壓第一型體區13係可直接接觸埋藏層12或基底11而設置於其上。再者，閘極結構19以及高壓第二型井區14之間也可未設置有絕緣結構20b及20c，閘極結構19與第二型濃摻雜汲極16之間可藉由在佈局上單純的拉開或是設置其他結構。上述之設置端看使用者之需求，本創作並不限於此。

應注意的是，在其他的實施例中，半導體結構100並非一定要設置有高壓第一型井區15，此時高壓第一型井區15亦可是直接高壓第二型井區14所取代而設置於埋藏層12之上。另外，在無設置埋藏層12結構時，高壓第二型井區14亦可以基底11所取代，或是以高壓第一型井區15所取代。上述之設置端看使用者之需求，本創作並不限於此。

應注意的是，在其他的實施例中，半導體結構100並非一定要設置有絕緣結構20b及20c。上述之設置端看使用者之需求，本創作並不限於此。

如第2圖所示，依據本創作的第一實施例的一半導體結構100，第一型濃摻雜體極18之多數個接觸點區域18a的數目為164顆之情況下，場氧化物隔離區21延伸取代這些接觸點區域18a及鄰近區域之數目係為下列組合包括1顆、2顆、8顆、12顆、30顆、52顆、及162顆之中的其中之一。在第一實施例的半導體結構100中，如第2圖所示，第一型濃摻雜體極18之多數個接觸點區域18a的數目為164顆時，場氧化物隔離區21延伸取代 接觸點區域18a及鄰近區域的數目為1顆。再者，如第3圖所示，在本創作的第二實施例的半導體結構100a中，氧化物隔離區21延伸取代接觸點區域18a及鄰近區域的數目為2顆。或者，如第4圖所示，在本創作的第三實施例的半導體結構100b中，氧化物隔離區21延伸取代接觸點區域18a及鄰近區域的數目為8顆。藉由這樣的配置，能在確保場氧化物隔離區21在設置時不僅符合設計法則，每個場氧化物隔離區21還能夠保持一樣的大小，並且保持第一型濃摻雜體極18的接觸點區域18a之數量上下對稱。

如第2圖所示，依據本創作的一實施例的一半導體 結構100，場氧化物隔離區21係以對稱圖案而設置於半導體結構100之頂面。亦即，場氧化物隔離區21之佈局圖案係以對稱之形式而設置於半導體結構100之頂面藉由這樣的設置方式，能夠使場氧化物隔離區21的延伸取代第一型濃摻雜體極18的面積效率為佳。

如第1圖所示，依據本創作的第一實施例的一半導 體結構100，絕緣結構20a-c以及場氧化物隔離區21係藉由一矽局部區域氧化(local oxidation of silicon，LOCOS)製程、一淺槽隔離(shallow trench isolation，STI)製程或一深槽隔離(deep trench isolation，DTI)其中之一的製程而形成。

如第1圖所示，依據本創作的第一實施例的一半導 體結構100，其中第一型雜質係為一P型雜質，第二型雜質係為一N型雜質。當然，第一型雜質與第二型雜質也可互換為N型及P型，亦即，本創作也可實施於P型橫向擴散金氧半電晶體，亦可達到強化ESD防護能力之功效。

以上之敘述以及說明僅為本創作之較佳實施例之說 明，對於此項技術具有通常知識者當可依據以下所界定申請專利範圍以及上述之說明而作其他之修改，惟此些修改仍應是為本創作之創作精神而在本創作之權利範圍中。

100‧‧‧半導體結構

11‧‧‧基底

12‧‧‧埋藏層

13‧‧‧高壓第一型體區

14‧‧‧高壓第二型井區

15‧‧‧高壓第一型井區

16‧‧‧第二型濃摻雜汲極

17‧‧‧第二型濃摻雜源極

18‧‧‧第一型濃摻雜體極

19‧‧‧閘極結構

20a~20c‧‧‧絕緣結構

21‧‧‧場氧化物隔離區

Claims (10)

1. 一種具有高靜電放電防護能力的半導體結構，包含：一基底；一第二型濃摻雜源極，設置於該基底之上；一第一型濃摻雜體極，設置於該基底之上；一第二型濃摻雜汲極，設置於該基底之上；一閘極結構，設置於於該第二型濃摻雜汲極及該第二型濃摻雜源極之間；以及一場氧化物隔離區，設置於該第二型濃摻雜源極以及第一型濃摻雜體極之間，該場氧化物隔離區延伸取代該第一型濃摻雜體極的多數個接觸點區域，以使該第二型濃摻雜源極以及該第一型濃摻雜體極相隔離。
2. 如請求項1所述之半導體結構，其中更包括一第二型井區，位於該第二型濃摻雜汲極以及該基底之間。
3. 如請求項2所述之半導體結構，其中更包括一第一型體區，設置於該基底之上層，並且該第一型濃摻雜體極以及該第二型濃摻雜源極包覆於該第一型體區之中。
4. 如請求項3所述之半導體結構，其中更包括一高壓第一型井區，設置於該基底之上層，並且該第一型體區係包覆於該高壓第一型井區之中。
5. 如請求項4所述之半導體結構，其中該第二型井區之寬度較該第一型體區或該高壓第一型井區為寬，以使該第一型體區以及該第二型井區保持實質對稱。
6. 如請求項4所述之半導體結構，其中更包括多數個絕緣結構，分別設置於該第一型體區與該第二型井區之中，且/或設置於該閘極結構以及該第二型井區之間。
7. 如請求項3所述之半導體結構，其中該基底與該第二型井區之間以及該基底與該第一型體區之間係設置有一埋藏層。
8. 如請求項1所述之半導體結構，其中該第一型濃摻雜體極之該些接觸點區域的數目為一預定顆數時，該場氧化物隔離區延伸取代該些接觸點區域之數目係選自1顆、2顆、8顆、12顆、30顆、52顆、及162顆的其中之一。
9. 如請求項1所述之半導體結構，其中該場氧化物隔離區係設置於該半導體結構之頂面。
10. 如請求項1所述之半導體結構，其中該場氧化物隔離區係藉由一矽局部區域氧化(local oxidation of silicon，LOCOS)製程、一淺槽隔離(shallow trench isolation，STI)製程或一深槽隔離(deep trench isolation，DTI)其中之一的製程而形成。