CN204118075U - 半导体结构 - Google Patents
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Abstract
本实用新型公开了一种半导体结构，包含：衬底，第二型浓掺杂源极、第一型浓掺杂体极、第二型浓掺杂漏极、设置于第二型浓掺杂漏极与第二型浓掺杂源极之间的栅极结构、以及厚氧化物隔离区。其中，厚氧化物隔离区设置于第二型浓掺杂源极与第一型浓掺杂体极之间，并且延伸取代第一型浓掺杂体极的多个接触点区域，以使第二型浓掺杂源极与第一型浓掺杂体极相隔离，从而降低高压半导体结构内ESD防护组件的触发电压，进而使高压半导体结构具有更好的ESD防护能力。
Description
技术领域
本实用新型涉及一种半导体处理装置，特别是涉及一种半导体结构。
背景技术
横向扩散金氧半晶体管(Laterally Diffused Metal Oxide Semiconductor，LDMOS)高压组件与一般低压操作的晶体管相比，具有较低的导通电阻、较高的操作频率、可承受的崩溃电压较高、并且输出功率较大。因此已经广泛地应用于车用电子、电源管理电路、高频通讯模块、以及显示器等相关的集成电路之中。尽管高压组件具有上述优点，但是在ESD(Electrostatic Discharge)防护方面却异常脆弱，进而影响电路本身的稳定性和安全可靠度。
为维护稳定性及安全可靠度，集成电路内一般设置有ESD防护组件。当静电电流产生时，ESD防护组件便会将静电放电电流经由所设定的路径导出，从而避免静电电流烧毁电路。在设计上，为了避免此类ESD防护组件产生栓锁效应(Latch-up effect)，造成ESD防护组件无法自行关闭而过热，通常会设置高于工作电压的维持电压。但是，这样的设计方式却也会使得触发电压随之升高，造成ESD防护组件难以触发，必须受到较大的静电电压才会开启。
然而，高压组件的工作电压为一般组件的数倍至数十倍，一旦为了避免上述栓锁效应而配合高工作电压，则会导致高压组件中ESD防护组件的触发电压更高。而过高的触发电压将导致ESD防护组件的ESD防护能力降低，进而影响电路本身的稳定性以及安全可靠度。
实用新型内容
因此，基于上述高压组件影响电路的稳定性及安全可靠性的问题，提供一种半导体结构，在避免栓锁效应的同时，有效降低半导体结构中ESD防护组件的触发电压，进而强化高压半导体结构的ESD防护能力，以提升电路本身的稳定性以及安全可靠度。
为实现本实用新型的目的提供的一种半导体结构，包含：
衬底；
第二型浓掺杂源极，设置于所述衬底的上层；
第一型浓掺杂体极，设置于所述衬底的上层；
第二型浓掺杂漏极，设置于所述衬底的上层；
栅极结构，设置于所述第二型浓掺杂漏极与所述第二型浓掺杂源极之间；以及
厚氧化物隔离区，设置于所述第二型浓掺杂源极与所述第一型浓掺杂体极之间，所述厚氧化物隔离区延伸取代所述第一型浓掺杂体极的多个接触点区域，以使所述第二型浓掺杂源极与所述第一型浓掺杂体极相隔离。
在其中一个实施例中，还包括第二型井区，位于所述第二型浓掺杂漏极与所述衬底之间。
在其中一个实施例中，还包括第一型体区，设置于所述衬底的上层，并且所述第一型浓掺杂体极以及所述第二型浓掺杂源极包覆于所述第一型体区中。
在其中一个实施例中，还包括第二型井区，设置于所述衬底的上层，并且所述第一型体区包覆于所述第一型井区中。
在其中一个实施例中，所述第二型井区的宽度大于所述第一型体区的宽度或所述第一型井区的宽度，以使所述第一型体区以及所述第二型井区保持实质对称。
在其中一个实施例中，还包括多个绝缘结构，分别设置于所述第一型体区中和所述第一型井区中，且/或设置于所述栅极结构与所述第二型井区之间。
在其中一个实施例中，所述衬底与所述第二型井区之间，以及所述衬底与所述第一型体区之间均设置有埋藏层。
在其中一个实施例中，所述第一型浓掺杂体极的所述接触点区域的数目为预定颗数时，所述厚氧化物隔离区延伸取代所述接触点区域的数目为1颗、2颗、8颗、12颗、30颗、52颗、或162颗。
在其中一个实施例中，所述厚氧化物隔离区设置于所述半导体结构的顶面。
在其中一个实施例中，所述绝缘结构及厚氧化物隔离区通过硅局部区域氧化法、浅槽隔离法或深槽隔离法形成。
本实用新型提供的半导体结构的有益效果：半导体结构包括厚氧化物隔离区，厚氧化物隔离区延伸取代第一型浓掺杂体极的多个接触点及邻近区域，在不影响布局(Layout)面积的情况下，将第二型浓掺杂源极与第一型浓掺杂体极相隔离，从而提升第二型浓掺杂源极至第一型浓掺杂体极之间的导通电阻，进而在避免栓锁效应的同时，降低半导体结构内ESD防护组件的触发电压，以使半导体结构具有更好的ESD防护能力。
附图说明
图1为半导体结构的第一实施例的剖视图；
图2为半导体结构的第一实施例的布局示意图；
图3为半导体结构的第二实施例的布局示意图；
图4为半导体结构的第三实施例的布局示意图。
100、100a、100b 半导体结构
11 衬底
12 埋藏层
13 高压第一型体区
14 高压第二型井区
15 高压第一型井区
16 第二型浓掺杂漏极
17 第二型浓掺杂源极
18 第一型浓掺杂体极
18a 接触点区域
19 栅极结构
20a～20c 绝缘结构
21 厚氧化物隔离区
具体实施方式
为使本实用新型的技术方案更加清楚，以下根据图1至图4及具体实施例对本实用新型做进一步详细说明。
参见图1，作为第一实施例的半导体结构100，为N型横向扩散金属氧化物半导体晶体管，包含：衬底11、埋藏层12、第一型体区13、第二型井区14、第一型井区15、第二型浓掺杂漏极16、第二型浓掺杂源极17、第一型浓掺杂体极18、栅极结构19、多个绝缘结构20a～20c、以及厚氧化物隔离区21。
其中，第一型体区13为高压第一型体区，第二型井区14为高压第二型井区，第一型井区15为高压第一型井区。
埋藏层12设置于衬底11上方，并且位于衬底11与高压第二型井区14之间，以及衬底11与高压第一型体区13之间。
高压第一型体区13设置于高压第一型井区15，且包覆于高压第一型井区15中。高压第二型井区14以及高压第一型井区15均设置于埋藏层12的上层，且两者彼此相邻。
第二型浓掺杂漏极16设置于高压第二型井区14中，用于作为半导体结构100的漏极端。第二型浓掺杂源极17以及第一型浓掺杂体极18设置于高压第一型体区13中，并分别用于作为半导体结构100的源极端及体极端。
栅极结构19设置于高压第一型体区13和高压第二型井区14的上层，并位于第二型浓掺杂漏极16与第二型浓掺杂源极17之间，用于作为半导体结构100的栅极端。
多个绝缘结构20a～20c分别设置于高压第一型体区13中和高压第二型井区14中，第二型浓掺杂漏极16与第一型浓掺杂体极18形成于各个绝缘结构20a-c之间。具体而言，绝缘结构20a设置于高压第一型体区13的端缘处、绝缘结构20c设置于高压第二型井区14的端缘处、绝缘结构20b设置于栅极结构19与第二型浓掺杂漏极16之间，用以将半导体结构100与其它晶体管隔离，并且还用以隔离栅极结构19与第二型浓掺杂漏极16。
厚氧化物隔离区21将第二型浓掺杂源极17和第一型浓掺杂体极18隔离，并延伸取代第一型浓掺杂体极18的多个接触点区域18a。具体的：厚氧化物隔离区21设置于第二型浓掺杂源极17与第一型浓掺杂体极18之间，用以加大第二型浓掺杂源极17至第一型浓掺杂体极18的间距，以使第二型浓掺杂源极17以及第一型浓掺杂体极18之间的导通电阻增加。其中，为了避免使布局面积因设置厚氧化物隔离区21变大，将原本第一型浓掺杂体极18的部分空间取代为厚氧化物隔离区21，并且厚氧化物隔离区21以朝向第一型浓掺杂体极18的方向进行延伸，并且部分取代第一型浓掺杂体极18，从而使厚氧化物隔离区21设置于第一型浓掺杂体极18的多个接触点区域18a及邻近区域上。
在本实施例中，厚氧化物隔离区21以斜切面延伸取代第一型浓掺杂体极18。在其他实施例中，厚氧化物隔离区21也可以以曲线切面或是垂直切面延伸取代第一型浓掺杂体极18。
同时，参见图2，本实施例的厚氧化物隔离区21的布局图案为T字形状。但是在符合设计法则的情况下，厚氧化物隔离区21根据所取代的第一型浓掺杂体极18的多个接触点区域18a，其布局图案也可为H型、L型、或I型等各种形状。因此，在不变更布局面积的情况下，能够提升第二型浓掺杂源极17至第一型浓掺杂体极18之间的导通电阻，进而在避免栓锁效应的同时，降低半导体结构100内部的ESD防护组件的触发电压，使得半导体结构100具有更好的ESD防护能力。
值得说明的是，在其它的实施例中，高压第二型井区14的宽度大于高压第一型体区13的宽度或高压第一型井区15的宽度，以使高压第一型体区13与高压第二型井区14在一定程度上为实质对称。
应当注意的是，在其它的实施例中，半导体结构100并非一定要设置有埋藏层12。此时，高压第二型井区14以及高压第一型井区15均可直接接触，并设置于衬底11的上层。
此外，高压第一型体区13也可直接接触埋藏层12或衬底11，并设置于埋藏层12或衬底11的上层。
再者，栅极结构19以及高压第二型井区14之间也可不设置绝缘结构20b及20c，栅极结构19与第二型浓掺杂漏极16之间可在布局上单纯的拉开或是设置其它结构。
上述结构可根据实际需要进行设置。
在其它的实施例中，半导体结构100并非一定要设置有高压第一型井区15，高压第一型井区15可由高压第二型井区14取代，并设置于埋藏层12上。
另外，在未设置埋藏层12的半导体结构100中，高压第二型井区14也可由衬底11取代，或是由高压第一型井区15取代。上述结构同样可根据实际需要进行设置。
需要说明的是，在其它的实施例中，半导体结构100并非一定要设置有绝缘结构20b及20c。
参见图2，作为第一实施例的半导体结构100，第一型浓掺杂体极18的多个接触点区域18a的数目为164颗时，厚氧化物隔离区21延伸取代这些接触点区域18a及邻近区域的数目为1颗、2颗、8颗、12颗、30颗、52颗、或162颗。
在第一实施例的半导体结构100中，参见图2，第一型浓掺杂体极18的多个接触点区域18a的数目为164颗时，厚氧化物隔离区21延伸取代接触点区域18a及邻近区域的数目为1颗。
再者，参见图3，作为第二实施例的半导体结构100a中，氧化物隔离区21延伸取代接触点区域18a及邻近区域的数目为2颗。
或者，参见图4，作为第三实施例的半导体结构100b中，氧化物隔离区21延伸取代接触点区域18a及邻近区域的数目为8颗。
通过这样的配置，能在确保厚氧化物隔离区21在设置时不仅符合设计法则，同时每个厚氧化物隔离区21还能够保持一样的大小，并且保持第一型浓掺杂体极18的接触点区域18a的数量上下对称。
参见图2，作为第一实施例的半导体结构100，厚氧化物隔离区21以对称图案设置于半导体结构100的顶面。或者，厚氧化物隔离区21的布局图案以对称的形式设置于半导体结构100的顶面。通过这样的设置方式，能够使厚氧化物隔离区21延伸取代第一型浓掺杂体极18的面积效率为佳。
参见图1，作为第一实施例的半导体结构100，绝缘结构20a～20c以及厚氧化物隔离区21均可通过硅局部区域氧化(local oxidation of silicon，LOCOS)法、浅槽隔离(shallow trench isolation，STI)法或深槽隔离(deep trench isolation，DTI)法形成。
参见图1，作为第一实施例的半导体结构100，其中第一型杂质为P型杂质，第二型杂质为N型杂质。当然，第一型杂质与第二型杂质也可互换为N型及P型。并且，本实用新型提供的半导体结构100也可用于P型横向扩散金属氧化物半导体晶体管，同样能够达到强化ESD防护能力的功效。
以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包含：
衬底；
第二型浓掺杂源极，设置于所述衬底的上层；
第一型浓掺杂体极，设置于所述衬底的上层；
第二型浓掺杂漏极，设置于所述衬底的上层；
栅极结构，设置于所述第二型浓掺杂漏极与所述第二型浓掺杂源极之间；以及
厚氧化物隔离区，设置于所述第二型浓掺杂源极与所述第一型浓掺杂体极之间，所述厚氧化物隔离区延伸取代所述第一型浓掺杂体极的多个接触点区域，以使所述第二型浓掺杂源极与所述第一型浓掺杂体极相隔离。
2.根据权利要求1所述的半导体结构，其特征在于，还包括第二型井区，位于所述第二型浓掺杂漏极与所述衬底之间。
3.根据权利要求2所述的半导体结构，其特征在于，还包括第一型体区，设置于所述衬底的上层，并且所述第一型浓掺杂体极以及所述第二型浓掺杂源极包覆于所述第一型体区中。
4.根据权利要求3所述的半导体结构，其特征在于，还包括第一型井区，设置于所述衬底的上层，并且所述第一型体区包覆于所述第一型井区中。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二型井区的宽度大于所述第一型体区的宽度或所述第一型井区的宽度，以使所述第一型体区与所述第二型井区保持实质对称。
6.根据权利要求5所述的半导体结构，其特征在于，还包括多个绝缘结构，分别设置于所述第一型体区中和所述第二型井区中，且/或设置于所述栅极结构与所述第二型井区之间。
7.根据权利要求3所述的半导体结构，其特征在于，所述衬底与所述第二型井区之间，以及所述衬底与所述第一型体区之间均设置有埋藏层。
8.根据权利要求1所述的半导体结构，其特征在于，所述第一型浓掺杂体极的所述接触点区域的数目为预定颗数时，所述厚氧化物隔离区延伸取代所述接触点区域的数目为1颗、2颗、8颗、12颗、30颗、52颗、或162颗。
9.根据权利要求1所述的半导体结构，其特征在于，所述厚氧化物隔离区设置于所述半导体结构的顶面。
10.根据权利要求1所述的半导体结构，其特征在于，所述厚氧化物隔离区通过硅局部区域氧化法、浅槽隔离法或深槽隔离法形成。
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