CN204558459U - 基于mos工艺的芯片静电防护结构 - Google Patents

Abstract

基于MOS工艺的芯片静电防护结构，包括外延层，还包括基底浅注入层，所述基底浅注入层顶部中央设置有第一注入区，基底浅注入层两侧设置有第二注入区，所述第二注入区的深度大于第一注入区，所述第二注入区远离基底浅注入层的一侧还设置有纵向隔离层，所述基底浅注入层下方设置有横向隔离层；所述第二注入区与第一注入区之间由基底浅注入层分隔；所述横向隔离层与纵向隔离层均位于外延层上方。采用本实用新型所述的基于MOS工艺的芯片静电防护结构，利用构造隔离阱获得独立的两个电极，可以根据实际需要连接任意电位，采用电极分隔的形式取得了较好的耐压性能。

Description

基于MOS工艺的芯片静电防护结构

技术领域

本实用新型属于半导体制造领域，涉及集成电路器件，特别是一种基于MOS工艺的芯片静电防护结构。

背景技术

集成电路（integrated circuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体。

随着超大规模集成电路工艺技术的不断提高,目前CMOS集成电路已经进入了超深亚微米阶段,MOS器件的尺寸不断缩小,栅氧化层厚度越来越薄,其栅耐压能力显著下降,集成电路失效的产品中有大约三分之一是由于 ESD 问题所引起的.因此CMOS 集成电路的静电放电 ( Electro Static Discharge，ESD)问题是半导体设计和制造工艺中无法回避的重要问题。

现有的在芯片引脚处的静电防护电路通常采用功率器件，例如二极管，连接在芯片引脚和高电位电源线和低电位电源线之间，但由于现有芯片多采用多个高压电源或低压电源，需要一种两极都能够自由连接电位的静电防护二极管。

实用新型内容

为克服现有技术中用于静电防护的二极管电位不能自由连接的技术缺陷，本实用新型公开了一种基于MOS工艺的芯片静电防护结构。

本实用新型所述基于MOS工艺的芯片静电防护结构，包括外延层，还包括基底浅注入层，所述基底浅注入层顶部中央设置有第一注入区，基底浅注入层两侧设置有第二注入区，所述第二注入区的深度大于第一注入区，所述第二注入区远离基底浅注入层的一侧还设置有纵向隔离层，所述基底浅注入层下方设置有横向隔离层；所述第二注入区与第一注入区之间由基底浅注入层分隔；所述横向隔离层与纵向隔离层均位于外延层上方；

所述第一注入区、纵向隔离层、横向隔离层、外延层均为第一掺杂类型，所述第二注入区、基底浅注入层均为第二掺杂类型，基底浅注入层的掺杂浓度低于第二注入区，所述第一掺杂类型和第二掺杂类型为载流子分别为电子和空穴的不同掺杂类型。

优选的，所述第二注入区的底部与横向隔离层顶部接触。

优选的，所述第一注入区分为中央注入区和靠近第一注入区边界且包围中央注入区的边界注入区，所述中央注入区的掺杂浓度低于边界注入区，所述中央注入区上方具有金属电极。

优选的，所述纵向隔离层顶部设置有掺杂类型与其相同，但掺杂浓度大于纵向隔离层的电位连接阱。

具体的，所述第一掺杂类型为N型，第二掺杂类型为P型。

采用本实用新型所述的基于MOS工艺的芯片静电防护结构，利用构造隔离阱获得独立的两个电极，可以根据实际需要连接任意电位，采用电极分隔的形式取得了较好的耐压性能。

附图说明

图1为本实用新型所述基于MOS工艺的芯片静电防护结构的一种具体实施方式结构示意图；

图中附图标记名称为：1-第一注入区 2-第二注入区  3-横向隔离层  4-纵向隔离层  5-基底浅注入层 6-外延层 7-金属电极。

具体实施方式

下面结合附图，对本实用新型的具体实施方式作进一步的详细说明。

基于MOS工艺的芯片静电防护结构，包括外延层6，还包括基底浅注入层5，所述基底浅注入层顶部中央设置有第一注入区1，基底浅注入层两侧设置有第二注入区2，所述第二注入区的深度大于第一注入区，所述第二注入区远离基底浅注入层的一侧还设置有纵向隔离层4，所述基底浅注入层下方设置有横向隔离层3；所述第二注入区与第一注入区之间由基底浅注入层分隔；所述横向隔离层与纵向隔离层均位于外延层6上方。

所述第一注入区、纵向隔离层、横向隔离层、外延层均为第一掺杂类型，所述第二注入区、基底浅注入层均为第二掺杂类型，基底浅注入层的掺杂浓度低于第二注入区，所述第一掺杂类型和第二掺杂类型为载流子分别为电子和空穴的不同掺杂类型。

如图1所示给出本实用新型的一种具体实施方式，第一掺杂类型为N型，第二掺杂类型为P型，外延层上通过溅射或注入的方式形成基底浅注入层，在基底浅注入层顶部中央形成掺杂浓度大于基底浅注入层的N型注入区作为第一注入区，第一注入区为集成二极管的负极，在基底浅注入层的两侧和底部，分别设置有N型的纵向隔离层和横向隔离层，纵向隔离层和横向隔离层包围实现二极管器件的电学隔离，纵向隔离层内侧设置有第二注入区，第二注入区掺杂类型为P型，作为集成二极管正极。纵向隔离层上方可以设置掺杂类型与其相同，但掺杂浓度大于纵向隔离层的电位连接阱，方便连接电位，实现更好的隔离，例如对于P型隔离层，电位接地。纵向隔离层与第一注入区之间由基底浅注入层分隔，改善了从第一注入区直接到达第二注入区的电力线分布，由夹在两个注入区之间的基底浅注入层部分分担电压，降低击穿风险，提高器件耐压能力。

基底浅注入层的掺杂类型与第二注入区相同，第一注入区和基底浅注入区通过横向接触面电连接，基底浅注入区通过与第二注入区的纵向接触面电连接，为保证二极管电气通路的各处电阻大致相同，第二注入区和第一注入区与基底浅注入层的接触面积应尽量相同，由于第一注入区的横向接触面通常较大，因此第二注入区在纵向的深度应深于第一注入区，可以从基底浅注入区的顶部贯穿到横向隔离层顶部，扩大纵向接触面积，使电力线分散分布，减小击穿电压。

图1中，给出本实用新型所述第一注入区的一种优选实施方式，第一注入区分为中央注入区和靠近第一注入区边界且包围中央注入区的边界注入区，所述中央注入区的掺杂浓度低于边界注入区，所述中央注入区上方具有金属电极7，采用低注入中央注入区和高注入边界注入区，有利于改善整个第一注入区的边界电场分布，特别是在高压来临时，中央注入区由于电阻较大，能够分担相当部分的电压，使边界注入区场强降低，降低了边界注入区与基底浅注入层交界处的击穿风险。

前文所述的为本实用新型的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述实用新型人的实用新型验证过程，并非用以限制本实用新型的专利保护范围，本实用新型的专利保护范围仍然以其权利要求书为准，凡是运用本实用新型的说明书及附图内容所作的等同结构变化，同理均应包含在本实用新型的保护范围内。

Claims (5)

1.基于MOS工艺的芯片静电防护结构，包括外延层，其特征在于，还包括基底浅注入层，所述基底浅注入层顶部中央设置有第一注入区，基底浅注入层两侧设置有第二注入区，所述第二注入区的深度大于第一注入区，所述第二注入区远离基底浅注入层的一侧还设置有纵向隔离层，所述基底浅注入层下方设置有横向隔离层；所述第二注入区与第一注入区之间由基底浅注入层分隔；所述横向隔离层与纵向隔离层均位于外延层上方；

所述第一注入区、纵向隔离层、横向隔离层、外延层均为第一掺杂类型，所述第二注入区、基底浅注入层均为第二掺杂类型，基底浅注入层的掺杂浓度低于第二注入区，所述第一掺杂类型和第二掺杂类型为载流子分别为电子和空穴的不同掺杂类型。

2.如权利要求1所述的基于MOS工艺的芯片静电防护结构，其特征在于，所述第二注入区的底部与横向隔离层顶部接触。

3.如权利要求1所述的基于MOS工艺的芯片静电防护结构，其特征在于，所述第一注入区分为中央注入区和靠近第一注入区边界且包围中央注入区的边界注入区，所述中央注入区的掺杂浓度低于边界注入区，所述中央注入区上方具有金属电极。

4.如权利要求1所述的基于MOS工艺的芯片静电防护结构，其特征在于，所述纵向隔离层顶部设置有掺杂类型与其相同，但掺杂浓度大于纵向隔离层的电位连接阱。

5.如权利要求1所述的基于MOS工艺的芯片静电防护结构，其特征在于，所述第一掺杂类型为N型，第二掺杂类型为P型。