TWI517263B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置及其製造方法，特別是有關於一種具有淺溝槽隔絕結構(shallow trench isolation，STI)的高壓半導體裝置及其製造方法。

目前電源管理積體電路(power management integrated circuit，PMIC)最常應用雙極型-互補式金屬氧化物半導體電晶體-橫向擴散金屬氧化物半導體電晶體(bipolar-CMOS(complementary metal oxide semiconductor transistor)-LDMOS(lateral diffused metal oxide semiconductor transistor)，BCD)的結構。互補式金屬氧化物半導體電晶體(CMOS)用於數位電路，雙極型電晶體(bipolar)可驅動高電流，而橫向擴散金屬氧化物半導體電晶體(LDMOS)具有高電壓(high voltage，HV)的處理能力。節約電源及高速效能的趨勢影響了橫向擴散金屬氧化物半導體電晶體的結構，半導體產業係持續地發展低漏電流(leakage)及低導通電阻(on-resistance，RDSon)的橫向擴散金屬氧化物半導體電晶體。

LDMOS裝置現今已發展出可廣泛地使用於日常應用，且可承受高的關閉狀態崩潰電壓(off-state breakdown)的各種結構。然而，習知的LDMOS裝置的導通電阻(on resistance, Ron)無法降低。導通電阻是影響習知的橫向金屬氧化物半導體場效電晶體(MOS field effect transistor，MOSFET)裝置的電源損耗的重要因素。上述結果會使導通電阻對汲極-源極崩潰電壓的比值(Ron/BVdss ratio)增加，進而影響BCD製程的可靠度。

因此，在此技術領域中，有需要一種新穎的半導體裝置及其製造方法，以改善上述缺點。

本發明之一實施例係提供一種半導體裝置。上述半導體裝置包括一隔絕結構，位於上述基板內，以定義出上述基板的一主動區，其中上述主動區內具有一場板區；一段差閘極介電結構，位於上述場板區內的上述基板上，其中上述段差閘極介電結構包括一第一介電材料第一層和一第一介電材料第二層，彼此垂直堆疊；一第二介電材料層，其中上述第一介電材料第一層和上述第一介電材料第二層藉由於上述第二介電材料層彼此隔開，且上述第二介電材料層對一蝕刻劑的蝕刻速率不同於上述第一介電材料第二層對上述蝕刻劑的蝕刻速率。

本發明之另一實施例係提供一種半導體裝置的製造方法。上述半導體裝置的製造方法，包括提供一基板；於上述基板的表面上依序形成一第一介電材料第一層和一第二介電材料層；圖案化上述第一介電材料第一層和上述第二介電材料層；以圖案化的上述第一介電材料第一層和上述第二介電材料層做為一硬式罩幕層，移除部分上述基板，以於上述基板中形成一隔絕溝槽；於上述隔絕溝槽中形成一隔絕結構，以定義 出上述基板的一主動區；全面性形成一第一介電材料第二層；於上述主動區內的上述第一介電材料第二層上形成一罩幕圖案，以在上述主動區內定義一場板區；進行一蝕刻製程，移除未被上述罩幕圖案覆蓋的上述第一介電材料第二層，以形成一第一介電材料第二層圖案，其中上述第二介電材料層做為上述蝕刻製程的一蝕刻停止層；移除未被上述第一介電材料第二層圖案覆蓋的圖案化的上述第一介電材料第一層和上述第二介電材料層，以於上述場板區內的上述基板上形成一段差閘極介電結構。

200‧‧‧基板

201‧‧‧表面

202‧‧‧第一介電材料第一層

204‧‧‧第二介電材料層

206‧‧‧硬式罩幕層

208‧‧‧隔絕溝槽

209‧‧‧側壁

210‧‧‧隔絕結構

212、214、216‧‧‧摻雜區

218‧‧‧第一接線摻雜區

220‧‧‧第二接線摻雜區

221‧‧‧第一介電材料第二層

222‧‧‧第一介電材料第二層圖案

223‧‧‧罩幕圖案

224‧‧‧段差閘極介電結構

226‧‧‧閘極介電層

228‧‧‧閘極層

230‧‧‧閘極結構

232‧‧‧襯層

234‧‧‧介電材料

300‧‧‧主動區

302‧‧‧場板區

500‧‧‧半導體裝置

T1、T2‧‧‧高度

W1、W2‧‧‧寬度

第1圖顯示本發明一實施例之半導體裝置之俯視示意圖。

第2圖為沿第1圖之A-A’切線的剖面圖，其顯示本發明一實施例之半導體裝置之沿通道長度方向的剖面示意圖。

第3圖為沿第1圖之B-B’切線的剖面圖，其顯示本發明一實施例之半導體裝置之沿通道寬度方向的剖面示意圖。

第4-5、6a、7a圖為沿第1圖之A-A’切線的剖面圖，其顯示本發明一實施例之半導體裝置的製程剖面圖。

第6b、7b圖為沿第1圖之B-B’切線的剖面圖，其顯示本發明一實施例之半導體裝置的製程剖面圖。

為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技 術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。

本發明實施例係提供一種半導體裝置。在本實施例中，半導體裝置可為一P型雙極型-互補式金屬氧化物半導體電晶體-橫向擴散金屬氧化物半導體電晶體(bipolar-CMOS(complementary metal oxide semiconductor transistor)-LDMOS(lateral diffused metal oxide semiconductor transistor)，BCD)。本發明實施例利用製程已存在之用以形成隔絕結構(例如STI)的硬式罩幕層、一額外的沉積製程和一額外的微影/蝕刻製程，以於基板的場板區內形成位於基板表面上的一段差閘極介電結構，取代習知的高壓裝置(HV device)中的淺溝槽隔絕場板結構。因此，相較於習知的高壓裝置，可進一步縮短從汲極至源極的電流路徑，以進一步降低導通電阻，並維持高崩潰電壓，進而降低橫向金屬氧化物半導體電晶體(LDMOS transistor)裝置的電源損耗。

第1圖顯示本發明之一實施例之半導體裝置500之俯視示意圖。第2圖為沿第1圖之A-A’切線的剖面圖，其顯示本發明一實施例之半導體裝置500之沿通道長度方向的剖面示意圖。第3圖為沿第1圖之B-B’切線的剖面圖，其顯示本發明一實施例之半導體裝置500之沿通道寬度方向的剖面示意圖。在本實施例中，半導體裝置500可為一P型雙極型-互補式金屬氧化物半導體電晶體-橫向擴散金屬氧化物半導體電晶體(bipolar-CMOS(complementary metal oxide semiconductor transistor)-LDMOS(lateral diffused metal oxide semiconductor transistor)，BCD)。如第1-3圖所示，在本發明一實施例中，半導體裝置500包括一基板200、一隔絕結構210以及一段差閘極介電結構224。隔絕結構210位於基板200內，以定義出基板200的一主動區300，且主動區300內具有一場板區302。另外，段差閘極介電結構224位於場板區302內的基板200上。在本發明一實施例中，段差閘極介電結構224包括彼此垂直堆疊的一第一介電材料第一層202和一第一介電材料第二層222，段差閘極介電結構224還包括一第二介電材料層204。在本發明一實施例中，第一介電材料第一層202和第一介電材料第二層222藉由於第二介電材料層204彼此隔開。

如第1-3圖所示，在本發明一實施例中，半導體裝置500還包括一第一摻雜區216，位於場板區302及隔絕結構210之間的主動區300內，其中第一摻雜區216的導電類型與主動區300內的基板200的導電類型相反。一第二摻雜區212，位於主動區300內的基板200內，其中第二摻雜區212包圍第一摻雜區216，且其中第一摻雜區216與第二摻雜區212具有相反的導電類型。一第三摻雜區214，位於主動區300外側的基板200內，且環繞隔絕結構210，其中第一摻雜區216與第三摻雜區214具有相同的導電類型。一閘極結構230，位於主動區300內的基板200上，且從第一摻雜區216延伸覆蓋至段差閘極介電結構224。

在本發明一實施例中，由不同材料形成的第一介電材料第一層202和第二介電材料層204可為用以形成例如淺溝槽隔離物(STI)之隔絕結構210的蝕刻硬遮罩。另外，在本發 明一實施例中，第一介電材料第二層222與介電材料第一層202由相同材料形成，因此，段差閘極介電結構224的第二介電材料層204可以做為形成上述段差閘極介電結構224的蝕刻製程的蝕刻停止層。

第4-5、6a、7a圖為沿第1圖之A-A’切線的剖面圖，其顯示本發明一實施例之半導體裝置500的製程剖面圖。第6b、7b圖為沿第1圖之B-B’切線的剖面圖，其顯示本發明一實施例之半導體裝置500的製程剖面圖。請同時參考第1、4圖，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板。基板200可植入P型或N型不純物，以針對設計需要改變其導電類型。在本發明一實施例中，基板200的導電類型為P型。

接著，請再同時參考第1、4圖，可利用沉積製程，於基板200的表面201上依序形成一第一介電材料第一層202和一第二介電材料層204。在本發明一實施例中，第一介電材料第一層202可視為一墊氧化層(pad oxide)202，而第二介電材料層204可視為一氮化矽層204。在本發明一實施例中，第一介電材料第一層202和第二介電材料層204係共同視為後續形成隔絕結構210的蝕刻製程的硬式罩幕層206。

接著，請再同時參考第1、4圖，可利用微影及蝕刻製程，圖案化硬式罩幕層206而定義出後續隔絕結構的形成 位置及暴露出基板200的部分表面201。然後，進行一蝕刻製程，以硬式罩幕層206做為上述蝕刻製程的蝕刻硬式罩幕(hard mask)，蝕刻暴露出的基板200，以在基板200內形成隔絕溝槽208。接著，可在隔離溝槽的側壁209上形成襯層(liner)232。之後，進行一高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程，在硬式罩幕層206上形成例如高密度電漿(high-density plasma,HDP)氧化物的一介電材料234，並填入隔絕溝槽208。

接著，請同時參考第1、5圖，可利用例如為化學機械研磨(chemical mechanical polish,CMP)的平坦化製程將第二介電材料層204上過量的介電材料234移除，並平坦化介電材料234和第二介電材料層204的表面，以於隔絕溝槽208中形成例如淺溝槽隔絕物(shallow trench isolation,STI)的隔絕結構210。上述隔絕結構210係從基板200的表面201上延伸至基板200中，且上述隔絕結構210的頂面對齊於第二介電材料層204的頂面。在本實施例中，上述隔絕結構210係定義出基板200的一主動區300的位置。

接著，請同時參考第1、6a、6b圖，可利用離子植入方式，於主動區300內的基板200內形成一摻雜區212，其中摻雜區212的導電類型可與基板200的導電類型相反，且摻雜區214的摻質濃度例如可大於基板200內的摻質濃度。在本實施例中，摻雜區212可視為一n型漂移摻雜區(n-type drift doped region)212，以做為最終半導體裝置的一通道區(channel region)和一源極區(source region)。

接著，請再同時參考第1、6a、6b圖，可利用離子植入方式，於主動區300外側的基板200內形成一摻雜區214，其中摻雜區214環繞隔絕結構210和摻雜區212的側邊界，但摻雜區212的底邊界未被摻雜區214環繞。在本實施例中，摻雜區214可與基板200具有相同的導電類型，且摻雜區214的摻質濃度例如可大於基板200內的摻質濃度。在本實施例中，摻雜區214可視為一p型井摻雜區(PW doped region)。在本發明一實施例中，上述摻雜區212和214的製程順序並無限定，上述製程順序可以任意互換。

接著，請再同時參考第1、6a、6b圖，可利用離子植入方式，於主動區300中的基板200內形成一摻雜區216。在本實施例中，摻雜區216會位於隔絕結構210與後續製程定義出的場板區302之間的主動區300內。在本實施例中，摻雜區216的邊界被摻雜區212包圍，且摻雜區216的導電類型與基板200的導電類型相反(意即摻雜區216與摻雜區212具有相反的導電類型，且摻雜區216與摻雜區214具有相同的導電類型)。在本發明一實施例中，摻雜區216可視為一p型漂移摻雜區(p-type drift region)216，其係做為半導體裝置的汲極區(drain region)。在本發明之一實施例中，較佳可於形成摻雜區216之後再進行一退火製程，以使摻雜區216的摻質沿著橫向擴散(lateral diffused)，且具有濃度梯度。

接著，請再同時參考第1、6a、6b圖，可利用化學氣相沉積法(chemical vapor deposition,CVD)或原子層化學氣相沉積法(atomic layer CVD,ALD)等方法，全面性形成一第一 介電材料第二層221。在本實施例中，第一介電材料第二層221可為一高溫氧化物(high temperature oxide，HTO)。在本發明一實施例中，利用上述CVD或ALD)等方法形成的第一介電材料第二層221的厚度可依據設計需要而得到良好的控制。在本發明一實施例中，第一介電材料第二層221的厚度可遠大於硬式罩幕層206的總厚度，且第一介電材料第一層202的厚度小於第一介電材料第二層221的厚度。在本實施例中，可設計第一介電材料第一層202與第一介電材料第二層221為相同的材質，且可設計第一介電材料第二層221與第二介電材料層204為不同的材質。

接著，請再同時參考第1、6a、6b圖，可進行一微影製程，於主動區300內的第一介電材料第二層221上形成一罩幕圖案223，上述罩幕圖案223係定義出場板區302的形成位置。

接著，請同時參考第1、7a、7b圖，以罩幕圖案223為蝕刻罩幕，進行例如一非等向性蝕刻製程之一蝕刻製程，移除未被罩幕圖案223覆蓋的第一介電材料第二層221(如第6a、6b圖所示)。在本發明一實施例中，由於第一介電材料第二層221與第二介電材料層204為不同的材質，所以第二介電材料層204對上述蝕刻製程使用的一蝕刻劑的蝕刻速率會不同於第一介電材料第二層221對蝕刻劑的上述蝕刻速率，所以，上述蝕刻製程會進行到暴露出第二介電材料層204的表面為止。經過上述蝕刻製程之後會形成一第一介電材料第二層圖案222，其中第二介電材料層204做為上述蝕刻製程的一蝕刻停止層。

接著，請同時參考第1、2、3圖，可進行例如一濕 蝕刻製程之一蝕刻製程，移除未被第一介電材料第二層圖案222覆蓋的圖案化的第一介電材料第一層202和第二介電材料層204(硬式罩幕層206)，直到暴露出基板200的表面201，以於場板區302內的基板200上形成一段差閘極介電結構224。在本發明一實施例中，段差閘極介電結構224包括圖案化的第一介電材料第一層202和第二介電材料層204(圖案化的硬式罩幕層206)和位於圖案化的第二介電材料層204上的第一介電材料第二層圖案222。在本實施例中，段差閘極介電結構224為一氧化物-氮化物-氧化物(ONO)複合結構，其中圖案化的第一介電材料第一層202為一墊氧化層，的第一介電材料第二層圖案222為一高溫氧化層，且圖案化第二介電材料層204為一氮化矽層。

接著，請再同時參考第1、2、3圖，以說明閘極結構230、第一接線摻雜區218和第二接線摻雜區220的形成方式。可利用例如熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition,CVD)或原子層化學氣相沉積法(atomic layer CVD,ALD)等方法，於主動區300內的基板200上上沉積一閘極介電層226。閘極介電層226可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。閘極介電層226也可包括氧化鋁(aluminum oxide；Al₂O₃)、氧化鉿(hafnium oxide,HfO₂)、氮氧化鉿(hafnium oxynitride,HfON)、矽酸鉿(hafnium silicate,HfSiO₄)、氧化鋯(zirconium oxide,ZrO₂)、氮氧化鋯(zirconium oxynitride,ZrON)、矽酸鋯(zirconium silicate,ZrSiO₄)、氧化釔(yttrium oxide,Y₂O₃)、氧化鑭(lanthalum oxide, La₂O₃)、氧化鈰(cerium oxide,CeO₂)、氧化鈦(titanium oxide,TiO₂)、氧化鉭(tantalum oxide,Ta₂O₅)或其組合等高介電常數(high-k，介電常數大於8)之介電材料。接著，可利用化學氣相沉積法(chemical vapor deposition,CVD)等薄膜沉積方式，於閘極介電層226上形成閘極層228。閘極層228係包括矽或多晶矽(polysilicon)。閘極層228較佳為摻雜摻質以降低其片電阻(sheet resistance)。在其他實施例中，閘極層228係包括非晶矽(amorphous silicon)。

接著，請再同時參考第1、2、3圖，可全面性地覆蓋一圖案化光阻層(圖未顯示)，以定義出閘極結構230的形成位置，再利用非等向性蝕刻方式，移除部分閘極介電層226和閘極層228，以於主動區300內的基板200上形成一閘極結構230。之後，將圖案化光阻層移除。如第1、2、3圖所示，在本發明一實施例中，閘極結構230從摻雜區216延伸覆蓋至段差閘極介電結構224。在本實施例中，閘極結構230覆蓋部分的摻雜區216和部分的段差閘極介電結構224，而部分摻雜區216和部分段差閘極介電結構224的頂面從閘極結構230暴露出來。

接著，請再同時參考第1、2、3圖，可進行一離子植入步驟，分別於部分摻雜區212中形成第一接線摻雜區218。再進行另一離子植入步驟，於部分摻雜區216中形成第二接線摻雜區220。在本發明一實施例中，第一接線摻雜區218的導電類型與摻雜區212的導電類型相同，成第二接線摻雜區220的導電類型與摻雜區216的導電類型相同。在本實施例中，第一接線摻雜區218可視為半導體裝置之n型漂移摻雜區(N-type body region)212的接線摻雜區(pick-up region)，其導電類型例如為n型。另外，第二接線摻雜區220可視為半導體裝置之源極和p型漂移摻雜區(p-type drift region)216的接線摻雜區(pick-up region)，其導電類型較佳為p型。經過上述製程之後，形成本發明一實施例之半導體裝置500。

如第1、2、3圖所示，半導體裝置500係利用形成在場板區302內之基板100上的段差閘極介電結構224來取代習知的高壓裝置中作為場板結構(field plate)的矽局部氧化結構(LOCOS)或淺溝槽隔絕結構(STI)。在本發明一實施例中，段差閘極介電結構為一氧化物-氮化物-氧化物(ONO)複合結構，其中下層的氧化物(第一介電材料第一層)和中間層的氮化物(第二介電材料層)為形成隔絕結構(例如STI)的硬式罩幕層，且中間層的氮化物可做為形成段差閘極介電結構使用的蝕刻製程的蝕刻停止層。因此，半導體裝置500的閘極結構230可延伸覆蓋至基板100上的段差閘極介電結構224以降低元件的表面電場(reduced surface field,RESURF)，因而可使半導體裝置500維持高的汲極-源極崩潰電壓(Drain-Source breakdown voltage,BVdss)。在本實施例中，可設計(可以製程達到)使段差閘極介電結構224的厚度T2不等於隔絕結構210的厚度T1。在本實施例中，可設計(可以製程達到)使段差閘極介電結構224的寬度W2小於或等於隔絕結構210的寬度W1。並且，段差閘極介電結構224形成於基板200上方而未延伸入基板200內，因此，相較於習知的高壓裝置，可於維持半導體裝置500的汲極-源極崩潰電壓(Drain-Source breakdown voltage,BVdss)的條件下，可進一 步縮短從汲極至源極的電流路徑，以進一步降低導通電阻(on resistance,Ron)，並維持高汲極-源極崩潰電壓，進而降低橫向金屬氧化物半導體場效電晶體裝置的電源損耗。並且，導通電阻的降低及高汲極-源極崩潰電壓的維持可有效的降低半導體裝置500的導通電阻對汲極-源極崩潰電壓的比值(Ron/BVdss ratio)，且可使半導體裝置500能承受更高的操作電壓(operation voltage)且可縮小半導體裝置500的間距(pitch size)和晶片尺寸(cell size)。

雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧基板

201‧‧‧表面

202‧‧‧第一介電材料第一層

204‧‧‧第二介電材料層

210‧‧‧隔絕結構

212、214、216‧‧‧摻雜區

218‧‧‧第一接線摻雜區

220‧‧‧第二接線摻雜區

222‧‧‧第一介電材料第二層圖案

224‧‧‧段差閘極介電結構

226‧‧‧閘極介電層

228‧‧‧閘極層

230‧‧‧閘極結構

232‧‧‧襯層

300‧‧‧主動區

302‧‧‧場板區

500‧‧‧半導體裝置

T1、T2‧‧‧高度

W1、W2‧‧‧寬度

Claims (20)

1. 一種半導體裝置，包括：一基板；一隔絕結構，位於該基板內，以定義出該基板的一主動區，其中該主動區內具有一場板區；以及一段差閘極介電結構，位於該場板區內的該基板上，其中該段差閘極介電結構包括：一第一介電材料第一層和一第一介電材料第二層，彼此垂直堆疊；以及一第二介電材料層，其中該第一介電材料第一層和該第一介電材料第二層藉由於該第二介電材料層彼此隔開，且該第二介電材料層對一蝕刻劑的蝕刻速率不同於該第一介電材料第二層對該蝕刻劑的蝕刻速率；以及一閘極介電層，位於該主動區內的該基板上，且從相鄰於該段差閘極介電結構的一部分該主動區延伸覆蓋至該段差閘極介電結構的一頂面，其中該段差閘極介電結構的該頂面和該閘極介電層具有一重疊區和一未重疊區，該重疊區位於該段差閘極介電結構的該頂面和該閘極介電層之間，該未重疊區中的該段差閘極介電結構的該頂面並未接觸該閘極介電層，其中該段差閘極介電結構的該頂面係位於該段差閘極介電結構相對於該基板的一相反側。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一第一摻雜區，位於該場板區及該隔絕結構之間的該主動 區內，其中該第一摻雜區的導電類型與該主動區內的該基板的導電類型相反；以及一閘極層，位於該閘極介電層上，且從該第一摻雜區延伸覆蓋至該段差閘極介電結構。
3. 如申請專利範圍第1項所述之半導體裝置，其中該段差閘極介電結構為一氧化物-氮化物-氧化物複合結構。
4. 如申請專利範圍第3項所述之半導體裝置，其中該第一介電材料第一層為一墊氧化層，該第一介電材料第二層為一高溫氧化層，且該第二介電材料層為一氮化矽層。
5. 如申請專利範圍第1項所述之半導體裝置，其中該段差閘極介電結構的厚度不等於該隔絕結構的厚度。
6. 如申請專利範圍第1項所述之半導體裝置，其中該段差閘極介電結構的寬度小於或等於該隔絕結構的寬度。
7. 如申請專利範圍第1項所述之半導體裝置，其中該第一介電材料第一層的厚度小於該第一介電材料第二層的厚度。
8. 如申請專利範圍第1項所述之半導體裝置，其中該隔絕結構的一頂面對齊於該第二介電材料層的一頂面。
9. 如申請專利範圍第2項所述之半導體裝置，其中該閘極介電層和該閘極層共同形成一閘極結構，其中該閘極介電層與該第一摻雜區和該段差閘極介電結構接觸。
10. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二摻雜區，位於該主動區內的該基板內，其中該第二摻雜區包圍該第一摻雜區，且其中該第一摻雜區與該第二摻雜區具有相反的導電類型；以及 一第三摻雜區，位於該主動區外側的該基板內，且環繞該隔絕結構，其中該第一摻雜區與該第三摻雜區具有相同的導電類型。
11. 一種半導體裝置的製造方法，包括下列步驟：提供一基板；於該基板的表面上依序形成一第一介電材料第一層和一第二介電材料層；圖案化該第一介電材料第一層和該第二介電材料層；以圖案化的該第一介電材料第一層和該第二介電材料層做為一硬式罩幕層，移除部分該基板，以於該基板中形成一隔絕溝槽；於該隔絕溝槽中形成一隔絕結構，以定義出該基板的一主動區；全面性形成一第一介電材料第二層；於該主動區內的該第一介電材料第二層上形成一罩幕圖案，以在該主動區內定義一場板區；進行一蝕刻製程，移除未被該罩幕圖案覆蓋的該第一介電材料第二層，以形成一第一介電材料第二層圖案，其中該第二介電材料層做為該蝕刻製程的一蝕刻停止層；以及移除未被該第一介電材料第二層圖案覆蓋的圖案化的該第一介電材料第一層和該第二介電材料層，以於該場板區內的該基板上形成一段差閘極介電結構。
12. 如申請專利範圍第11項所述之半導體裝置的製造方法，形成該第一介電材料第二層之前更包括： 於該場板區及該隔絕結構之間的該主動區內形成一第一摻雜區，其中該第一摻雜區的導電類型與該主動區內的該基板的導電類型相反。
13. 如申請專利範圍第11項所述之半導體裝置的製造方法，形成該段差閘極介電結構之後更包括：於該主動區內的該基板上形成一閘極結構，其中該閘極結構從該第一摻雜區延伸覆蓋至該段差閘極介電結構。
14. 如申請專利範圍第11項所述之半導體裝置的製造方法，形成該隔絕結構包括：於該隔絕溝槽的一側壁上形成襯層；進行一高密度電漿化學氣相沉積製程，在該硬式罩幕層上形成一介電材料，並填入該隔絕溝槽；以及進行一化學機械研磨製程，去除該硬式罩幕層的該第二介電材料層上多餘的該介電材料，以於該隔絕溝槽中形成該隔絕結構，其中該隔絕結構的一頂面對齊於該第二介電材料層的一頂面。
15. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該段差閘極介電結構為一氧化物-氮化物-氧化物複合結構。
16. 如申請專利範圍第15項所述之半導體裝置的製造方法，其中該第一介電材料第一層為一墊氧化層，該第一介電材料第二層為一高溫氧化層，且該第二介電材料層為一氮化矽層。
17. 如申請專利範圍第11項所述之半導體裝置的製造方法，其 中該段差閘極介電結構的厚度不等於該隔絕結構的厚度。
18. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該段差閘極介電結構的寬度小於或等於該隔絕結構的寬度。
19. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該第一介電材料第一層的厚度小於該第一介電材料第二層的厚度。
20. 如申請專利範圍第12項所述之半導體裝置的製造方法，形成該第一介電材料第二層之前更包括：於該主動區內的該基板內形成一第二摻雜區，其中該第二摻雜區包圍該第一摻雜區，且其中該第一摻雜區與該第二摻雜區具有相反的導電類型；以及於該主動區外側的該基板內形成一第三摻雜區，其中該第三摻雜區環繞該隔絕結構，且其中該第一摻雜區與該第三摻雜區具有相同的導電類型。