TWI684209B - 半導體結構及其製造方法 - Google Patents

Abstract

本發明實施例提供一種半導體結構的製造方法，包括：提供基板，佈植基板以形成高壓井區，具有第一導電類型，形成一對汲極飄移區於高壓井區中，其中汲極飄移區位於基板的前側，且汲極飄移區具有與第一導電類型相反的第二導電類型；及形成閘極電極嵌入高壓井區中，其中閘極電極位於汲極飄移區之間，且與汲極飄移區橫向相隔。

Description

半導體結構及其製造方法

本發明實施例係有關於一種半導體結構，特別是有關於閘極電極嵌入基板中的半導體結構。

高壓半導體元件廣泛使用於高壓及高功率積體電路。傳統的高壓半導體元件包括雙擴散金屬氧化物半導體(double diffused metal oxide semiconductors，DDMOS)、橫向擴散金屬氧化物半導體(lateral diffused metal oxide semiconductors，LDMOS)、及延伸擴散金屬氧化物半導體(extended-diffused metal oxide semiconductors，EDMOS)。高壓半導體元件與傳統的互補式金屬氧化物半導體(CMOS)製程相容，而因此符合成本效益。因此，高壓半導體元件廣泛應用於電源供應器、電力管理、顯示器驅動積體電路、通訊、車用電子、及工業控制等領域中。

隨著科技的進步，半導體產業持續縮減半導體元件的尺寸，而對於簡單而有效元件的需求不斷增加。對於高壓元件而言，除了成本效益之外，汲極至源極的導通電阻(Rdson)亦可能隨元件變小而降低。然而，崩潰電壓可能因此而降低。

因此，雖然現有的高壓元件大致符合需求，但並非各方面皆令人滿意，特別是較小的高壓元件仍需進一步改 善。

本發明實施例提供一種半導體結構的製造方法，包括：提供基板，佈植基板以形成高壓井區，具有第一導電類型，形成一對汲極飄移區於高壓井區中，其中汲極飄移區位於基板的前側，且汲極飄移區具有與第一導電類型相反的第二導電類型；及形成閘極電極嵌入高壓井區中，其中閘極電極位於汲極飄移區之間，且與汲極飄移區橫向相隔。

本發明實施例另一實施例提供一種半導體結構，包括：基板；高壓井區，具有第一導電類型；一對汲極飄移區，位於高壓井區中，其中汲極飄移區位於基板的前側，且汲極飄移區具有與第一導電類型相反的第二導電類型；閘極溝槽，位於汲極飄移區之間；及閘極電極，嵌入高壓井區中，其中閘極電極位於汲極飄移區之間，且與汲極飄移區橫向相隔。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。

100、100a、200、300‧‧‧半導體結構

102‧‧‧基板

104‧‧‧高壓井區

106‧‧‧汲極飄移區

108‧‧‧閘極溝槽

108B‧‧‧底表面

108S‧‧‧側壁表面

110‧‧‧絕緣層

110a‧‧‧絕緣層

112、112a‧‧‧閘極電極

114‧‧‧源極/汲極區

116‧‧‧接點

206‧‧‧飄移區

210‧‧‧絕緣層

212‧‧‧閘極電極

218‧‧‧本體區

220‧‧‧隔離區

306‧‧‧飄移區

310‧‧‧絕緣層

312‧‧‧閘極電極

D‧‧‧深度

θ‧‧‧角度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1至7圖係根據一些實施例繪示出形成半導體結構不同階段之剖面示意圖。

第8圖係根據一些實施例繪示出半導體結構之剖面示意圖。

第9圖係根據一些實施例繪示出半導體結構之剖面示意圖。

第10圖係根據一些實施例繪示出半導體結構之剖面示意圖。

以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意 的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

本發明實施例提供一種高壓元件，其閘極電極嵌入基板中。嵌入閘極使高壓元件縮小，以降低導通電阻，而不影響崩潰電壓及臨界電壓。嵌入閘極與現有的製程相容，適用於各種高壓元件例如雙擴散金屬氧化物半導體、橫向擴散金屬氧化物半導體、及延伸擴散金屬氧化物半導體。

第1至7圖係根據一些本發明實施例繪示出形成半導體結構100不同階段之剖面示意圖。如第1圖所繪示，提供基板102。基板102可為半導體基板例如Si基板。此外，半導體基板亦可包括其他元素半導體例如Ge；化合物半導體例如GaN、SiC、GaAs、GaP、InP、InAs、及/或InSb；合金半導體例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或上述之組合。基板102可為單層基板或多層基板。此外，基板102亦可為半導體上覆絕緣體(semiconductor on insulator，SOI)。半導體上覆絕緣體基板可使用晶圓接合製程、矽膜轉換製程、氧離子植入矽晶隔離(separation by implantation of oxygen，SIMOX)製程、其他適用的方法、或上述之組合製造。在一些實施例中，基板102具有第一導電類型。在一些其他實施例中，基板102具有第二導電類型。第二導電類型與第一導電類型相反。在一些實施例中，第一導電類型為P型。例如，基板102可為硼摻雜基板。在一些其他實施例中，第一導電類型為N型。例如，基板102可為磷摻雜或砷摻雜基板。

在一些實施例中，形成隔離特徵(未繪示)於半導體基板102中。隔離特徵用以定義主動區，並電性隔離主動區中半導體基板102之中及/或之上不同的元件零件。在一些實施例中，隔離特徵包括淺溝槽隔離(shallow trench isolation，STI)特徵、矽局部氧化(local oxidation of silicon，LOCOS)特徵、其他合適的隔離特徵、或上述之組合。在一些實施例中，隔離特徵以介電材料例如氧化矽或氮化矽填入。隔離特徵可以下列製程依序形成：形成絕緣層於基板102上；選擇性地蝕刻絕緣層及基板102以在基板102中形成溝槽、成長富含氮(例如氮氧化矽)的襯層於溝槽的底部及側壁上；以沉積製程例如化學氣相沉積製程(chemical vapor deposition，CVD)填充間隙填充材料(例如二氧化矽或硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)於溝槽中；對間隙填充材料施以熱製程；及(以平坦化製程例如化學機械研磨(chemical mechanical polishing，CMP)平坦化基板102以移除多餘的間隙填充材料，因而溝槽中的間隙填充材料與基板102的頂表面等高。值得注意的是，上述製程僅為範例，因此本發明實施例並不以此為限。

接著，佈植第一導電類型摻質於基板102中以形成高壓井區104。第一導電類型可為P型摻質例如B、Ga、Al、In、BF₃ ⁺離子、或上述之組合。此外，第一導電類型可為N型摻質例如P、As、N、Sb離子、或上述之組合。高壓井區104的摻質濃度介於約1e14/cm³至1e17/cm³的範圍。在一些實施例中，高壓井區104可透過圖案化罩幕(未繪示)如圖案化光阻佈植基板102形成。在一些其他實施例中，圖案化罩幕為硬罩幕。

接著，根據一些實施例，如第2圖所繪示，形成一對汲極飄移區106於基板102的前側(或主動側)。在一些實施例中，這對汲極飄移區106具有第二導電類型。這對汲極飄移區106的摻質濃度介於約5e14/cm³至1e17/cm³的範圍。這對汲極飄移區106可透過具有開口的圖案化罩幕(未繪示)露出將佈植的區域佈植而形成。這對汲極飄移區106可幫助維持高壓元件的高崩潰電壓。

接著，根據一些實施例，如第3圖所繪示，形成閘極溝槽108於這對汲極飄移區106之間的基板中。在一些實施例中，以微影及蝕刻製程形成閘極溝槽108。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、對準罩幕、曝光圖案、曝光後烘烤、顯影光阻、及清洗及乾燥(例如硬烘烤)等。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻(reactive ion etching，RIE)、非等向性電漿蝕刻法)、濕蝕刻製程、或上述之組合。如第3圖所繪示的閘極溝槽108之深度D介於0.25μm至0.75μm之間。如果深度D太淺，與通道大約位於閘極下同一幾何平面的一般平面元件相較之下，崩潰電壓及臨界電壓難以維持相同。另一方面，如果深度D太深，後續製程的階梯覆蓋(step coverage)可能不佳。

如第3圖所繪示，閘極溝槽108朝該閘極溝槽108的底表面108B逐漸變細。在一些實施例中，閘極溝槽108側壁表面108S及底表面108B之間的夾角θ介於55度至85度之間。如果角度θ太陡，後續製程的階梯覆蓋可能不佳。如果角度θ太緩和，難以維持與平面元件相同的崩潰電壓及臨界電壓。

如第3圖所示，閘極溝槽108的頂邊緣鄰接一對汲極飄移區106的側壁。亦即，閘極溝槽108的頂邊緣大致與這對汲極飄移區106的側壁對齊。如果閘極溝槽108的頂邊緣與這對汲極飄移區106的側壁相分隔，可能增加元件尺寸，且導通電阻可能增加。如果閘極溝槽108的頂邊緣與這對汲極飄移區106的側壁重疊，可能無法維持高崩潰電壓。

值得注意的是，閘極溝槽108的形狀並無特定限制。視設計需求可為任意形狀例如倒梯形、U型、矩形等。

接著，如第4圖所示，順應性地形成絕緣層110於閘極溝槽108的底部及側面上。絕緣層110可為閘極介電層。絕緣層110可包括氧化矽。可藉由氧化製程(例如乾氧化製程或濕氧化製程)、沉積製程(例如化學氣相沉積製程)、其他適用的製程、或上述之組合形成氧化矽。在一些實施例中，可於含氧環境或含氮環境(例如NO或N₂O)的熱製程或紫外臭氧氧化製程形成絕緣層110。此外，絕緣層110可包括高介電常數介電層(例如介電常數大於3.9)例如氧化鉿(HfO₂)。此外，高介電常數介電層可包括其他高介電常數介電質例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y2O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO₃、SrTiO₃、Al₂O₃、其他適用的高介電常數介電質、或上述之組合。高介電常數介電層可以化學氣相沉積製程(chemical vapor deposition process，CVD)(例如電漿輔助化學氣相沉積製程(plasma enhanced chemical vapor deposition，PECVD)、有機金屬化學沉積製程(metalorganic chemical vapor deposition， MOCVD)、或高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD))、原子層沉積(atomic layer deposition，ALD)(例如電漿輔助原子層沉積(plasma enhanced atomic layer deposition，PEALD))、物理氣相沉積(physical vapor deposition，PVD)(例如真空蒸鍍製程或濺鍍製程)、其他適用的製程、或上述之組合形成。絕緣層110的厚度介於110Å至700Å之間。

接著，如第5圖所繪示，形成閘極電極112於閘極溝槽108中。於是，閘極電極112嵌入介於一對汲極飄移區106的高壓井區104之中。閘極電極112可包括多晶矽、多晶矽鍺、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑等、或上述之組合、金屬合金、金屬氮化物(例如氮化鎢、氮化鉬、氮化鈦、及氮化鉭等、或上述之組合)、金屬矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鈦、矽化鉺等、或上述之組合)、金屬氧化物(例如氧化釕、氧化銦錫等、或上述之組合)、其他適用的材料、或上述之組合。在一些實施例中，閘極電極112為單層閘極電極材料。在一些其他實施例中，閘極電極112可為包括兩層以上閘極電極材料的多層堆疊。閘極電極112可以化學氣相沉積(chemical vapor deposition，CVD)製程(例如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD))、物理氣相沉積(physical vapor deposition，PVD)(例如真空蒸鍍製程或濺鍍製程)、其他適用的製程、或上述之組合形成。在沉積之後，可選擇性地進行化學機械研磨 (chemical mechanical polishing，CMP)製程或回蝕製程以移除多餘的閘極電極材料。在一些實施例中，閘極電極112與一對汲極飄移區106橫向相隔。如果閘極電極112太接近這對汲極飄移區106，可能無法維持高崩潰電壓。

如第5圖所繪示，在一些實施例中，閘極電極112的頂表面與基板102的頂表面共面。在一些其他例子中，閘極電極112可過度填充閘極溝槽108並突出於基板102的頂表面之外。

值得注意的是，可顛倒形成汲極飄移區106及閘極電極112的順序。在一些實施例中，一對汲極飄移區106在閘極電極112之前形成。在其他實施例中，閘極電極112在這對汲極飄移區106之前形成。

接著，如第6圖所繪示，形成源極/汲極區114在這對汲極飄移區106中。在一些實施例中，源極/汲極區114具有第二導電類型。與一對汲極飄移區106相較之下，源極/汲極區114較淺並較遠離閘極結構。源極/汲極區114的摻質濃度介於約5e17/cm³至5e20/cm³之間。在一些實施例中，以圖案化罩幕(未繪示)佈植源極/汲極區114。

接著，如第7圖所示，形成接點116於源極/汲極區114上。在一些實施例中，接點116可包括Ti、Al、Au、Pd、Cu、W、其他合適的材料、金屬合金、多晶矽、其他合適的導電材料、或上述之組合。在一些實施例中，先以化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)(例如電阻加熱蒸鍍或濺鍍)、電鍍、原子層沉積(atomic layer deposition，ALD)、其他適用的製程、 或上述之組合形成接點材料於源極/汲極區114上。接著以微影及蝕刻製程圖案化接點材料以形成接點116。接著選擇性地進行化學機械研磨製程或回蝕製程以移除多餘的接點材料。

相較於平面元件，本發明實施例中的閘極電極112嵌入於高壓井區104中。因此，當元件尺寸縮小時，有效通道長度可維持不變。因此，具有嵌入閘極電極112可使崩潰電壓及臨界電壓維持不變。由於元件尺寸縮小，源極及汲極區114之間的距離亦縮小。因此，汲極至源極導通電阻(Rdson)亦可縮小。在一些實施例中，與平面高壓元件相比，具嵌入閘極電極112的高壓元件之導通電阻可減少超過25%。此外，當元件尺寸變小時，整體晶粒尺寸亦可跟著縮減。

本發明實施例中的製程與現有的高壓製程相容。在一些實施例中，僅需一額外的圖案化光罩以形成閘極溝槽108，因此不需要重大改造半導體資本設備。

本發明實施例可進行許多變化及/或調整。第8圖係根據另一些實施例繪示出形成半導體結構100a之剖面示意圖。除非另有說明，用以形成這些實施例中零件的材料和方法與第1-7圖中所繪示用以形成零件者相同。相同的標號通常用以指示調整或不同實施例中相應或相似的特徵。如第8圖所繪示，閘極電極112a及絕緣層110a延伸出閘極溝槽108並覆蓋部分的一對汲極飄移區106。用以形成半導體結構100a的製程與材料可與用以形成半導體結構100者相似或相同，於此不重述。

如第8圖所示，根據一些實施例，閘極電極112a及絕緣層110a延伸出閘極溝槽並覆蓋一對汲極飄移區106的 一部分。由於閘極面積增加，當閘極電極112a及絕緣層110a延伸出閘極溝槽108時，可減少閘極電阻。

本發明實施例的嵌入閘極亦適用於其他高壓元件例如橫向擴散金屬氧化物半導體(lateral diffused metal oxide，LDMOS)。第9圖係根據一些關於橫向擴散金屬氧化物半導體的實施例繪示出形成半導體結構200之剖面示意圖。

如第9圖所繪示，根據一些實施例，半導體結構200包括具有第一或第二導電類型的基板102、具有第二導電類型的飄移區206、具有第一導電類型的本體區218、包括絕緣層210及閘極電極212的嵌入閘極結構。嵌入閘極結構嵌入本體區218及飄移區206中。半導體結構200更包括具有第二導電類型的源極/汲極區114，位於閘極結構的兩側。接點116形成於源極/汲極區114上。隔離區220位於介於汲極區114與閘極結構之間的飄移區206上，此外，內嵌閘極電極212延伸出閘極溝槽並覆蓋隔離區220的一部分。用以形成半導體結構200的製程與材料可與前述用以形成半導體結構100者相似或相同，於此不重述。

由於閘極電極212內嵌於本體區218及飄移區206中，因此，當元件尺寸縮小時，有效通道長度可維持不變。因此，具有嵌入閘極電極212可使崩潰電壓及臨界電壓維持不變。由於元件尺寸縮小，源極及汲極區114之間的距離亦縮小。因此，亦可降低汲極至源極導通電阻(Rdson)。在一些實施例中，與平面高壓元件相比，具嵌入閘極電極212的高壓元件之導通電阻可減少超過25%。此外，當元件尺寸變小時，整體晶 粒尺寸亦可跟著縮減。

第10圖係根據一些關於延伸擴散金屬氧化物半導體(extended-diffused metal oxide semiconductors，EDMOS)的實施例繪示出形成半導體結構300之剖面示意圖。半導體結構300為類似於半導體結構100的延伸擴散金屬氧化物半導體，除了僅在溝槽閘極的一側設有飄移區之外。

根據一些實施例，如第10圖所繪示，半導體結構300包括具有第一或第二導電類型的基板102、具有第一導電類型的高壓井區104、具有第二導電類型的飄移區306、包括絕緣層310及閘極電極312的嵌入閘極結構。半導體結構300更包括具有第二導電類型的源極/汲極區114，位於閘極結構的兩側。在其中一側(第10圖中實施例的左側)，閘極溝槽的頂邊緣鄰接源極/汲極區114之一的側壁。在另一側(第10圖中實施例的右側)，閘極溝槽的頂邊緣鄰接飄移區306的側壁。接點116形成於源極/汲極區114上。製程與元件僅作簡述，於此不重複。

由於閘極電極312內嵌於高壓井區104中，因此，當元件尺寸縮小時，有效通道長度可維持不變。因此，具有嵌入閘極電極312可使崩潰電壓及臨界電壓維持不變。由於元件尺寸縮小，源極及汲極區114之間的距離亦縮小。因此，亦可降低汲極至源極導通電阻(Rdson)。在一些實施例中，與平面高壓元件相比，具嵌入閘極電極312的高壓元件之導通電阻可減少超過25%。此外，當元件尺寸變小時，整體晶粒尺寸亦可跟著縮減。

因此，發明實施例於此所述的內嵌閘極結構廣泛應用於不同的高壓元件中，例如延伸擴散金屬氧化物半導體(extended-diffused metal oxide semiconductors，EDMOS)、雙擴散金屬氧化物半導體(double diffused metal oxide semiconductors，DDMOS)、及橫向擴散金屬氧化物半導體(lateral diffused metal oxide，LDMOS)。延伸擴散金屬氧化物半導體在汲極側具有汲極飄移區有助於減少熱載子效應，且有助於改善可靠度。雙擴散金屬氧化物半導體在源極側及汲極側均有汲極飄移區，其可靠度更高。橫向擴散金屬氧化物半導體可承受更高的電壓，因此操作電壓可更高。

如上所述，本發明實施例中，閘極電極內嵌於高壓元件的基板中。當元件尺寸縮小時，有效通道長度增加，崩潰電壓及臨界電壓可維持不變。由於元件尺寸縮小，導通電阻可減少超過25%。同時，當元件尺寸變小時，整體晶粒尺寸亦可跟著縮減。內嵌閘極製程與傳統的高壓製程相容，僅需一額外的罩幕形成閘極溝槽。內嵌閘極可適用於不同的高壓元件例如雙擴散金屬氧化物半導體(double diffused metal oxide semiconductors，DDMOS)、橫向擴散金屬氧化物半導體(lateral diffused metal oxide，LDMOS)、及延伸擴散金屬氧化物半導體(extended-diffused metal oxide semiconductors，EDMOS)。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本 發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

100‧‧‧半導體結構

102‧‧‧基板

104‧‧‧高壓井區

106‧‧‧汲極飄移區

110‧‧‧絕緣層

112‧‧‧閘極電極

114‧‧‧源極/汲極區

116‧‧‧接點

Claims (21)

1. 一種半導體結構的製造方法，包括：提供一基板；佈植該基板以形成一高壓井區(high-voltage well，HVW)，具有一第一導電類型；形成一汲極飄移區於該高壓井區中，其中該汲極飄移區位於該基板的一前側，且該汲極飄移區具有與該第一導電類型相反的一第二導電類型；佈植該基板以形成一源極/汲極區，其中該源極/汲極區的其中之一於該汲極飄移區中，且該源極/汲極區位於該基板的該前側，且該源極/汲極區具有該第二導電類型；蝕刻該汲極飄移區與該源極/汲極區之間的該基板，以形成一閘極溝槽，其中該閘極溝槽具有一底部和一側壁，且該閘極溝槽之該底部與該汲極飄移區橫向間隔；及形成一閘極電極嵌入該高壓井區中，其中該閘極電極位於該汲極飄移區與該源極/汲極區之間，且與該汲極飄移區橫向相隔。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極電極之一頂表面與該基板之一頂表面共面。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極電極在形成該汲極飄移區之前形成。
4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該汲極飄移區在形成該閘極電極之前形成。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中 該閘極溝槽之頂邊緣鄰接該汲極飄移區之側壁。
6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極電極延伸出該閘極溝槽之外，並覆蓋該汲極飄移區的一部分。
7. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極溝槽朝該閘極溝槽的一底表面逐漸變細。
8. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極溝槽的一側壁表面及一底表面之間的一夾角介於55度至85度。
9. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極溝槽的一深度介於0.25μm至0.75μm。
10. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括：順應性地形成一絕緣層於該閘極溝槽的一底部及側壁上。
11. 如申請專利範圍第10項所述之半導體結構的製造方法，其中以氧化形成該絕緣層。
12. 如申請專利範圍第10項所述之半導體結構的製造方法，其中該絕緣層具有一厚度介於110Å及700Å。
13. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括：形成一接點於該源極/汲極區上。
14. 一種半導體結構的製造方法，包括：提供一基板； 佈植該基板以形成一高壓井區(high-voltage well，HVW)，具有一第一導電類型；形成一汲極飄移區於該高壓井區中，其中該汲極飄移區位於該基板的一前側，且該汲極飄移區具有與該第一導電類型相反的一第二導電類型；佈植該基板以形成一源極/汲極區，其中該源極/汲極區的其中之一位於該汲極飄移區中，且該源極/汲極區位於該基板的該前側，且該源極/汲極區具有該第二導電類型；蝕刻該汲極飄移區與該源極/汲極區之間的該基板，以形成一閘極溝槽，其中該閘極溝槽的一部分位於該汲極飄移區中；及形成一閘極電極嵌入該高壓井區中，其中該閘極電極的一部分位於該汲極飄移區中及該閘極電極的另一部分延伸出該閘極溝槽之外，且該閘極電極與該汲極飄移區橫向相隔。
15. 一種半導體結構，包括：一基板；一高壓井區，具有一第一導電類型；一汲極飄移區，位於該高壓井區中，其中該汲極飄移區位於該基板的一前側，且該汲極飄移區具有與該第一導電類型相反的一第二導電類型；一源極/汲極區，其中該源極/汲極區的其中之一位於該汲極飄移區中，且該源極/汲極區具有該第二導電類型；一閘極溝槽，位於該汲極飄移區與該源極/汲極區之間， 其中該閘極溝槽具有一底部和一側壁，且該閘極溝槽之該底部與該汲極飄移區橫向間隔；及一閘極電極，嵌入該高壓井區中，其中該閘極電極位於該汲極飄移區與該源極/汲極區之間，且與該汲極飄移區橫向相隔。
16. 如申請專利範圍第15項所述之半導體結構，其中該閘極電極之一頂表面與該基板之一頂表面共面。
17. 如申請專利範圍第15項所述之半導體結構，其中該閘極溝槽之頂邊緣鄰接該汲極飄移區之側壁。
18. 如申請專利範圍第15項所述之半導體結構，其中該閘極溝槽朝該閘極溝槽的一底表面逐漸變細。
19. 如申請專利範圍第15項所述之半導體結構，更包括：一絕緣層，順應性的位於該閘極溝槽的一底部及側壁上。
20. 如申請專利範圍第15項所述之半導體結構，更包括：一接點，位於該源極/汲極區上。
21. 一種半導體結構，包括：一基板；一高壓井區，具有一第一導電類型；一汲極飄移區，位於該高壓井區中，其中該汲極飄移區位於該基板的一前側，且該汲極飄移區具有與該第一導電類型相反的一第二導電類型；一源極/汲極區，其中該源極/汲極區的其中之一位於該汲極飄移區中，且該源極/汲極區具有該第二導電類型；一閘極溝槽，其中該閘極溝槽的一部分位於該汲極飄移區 中；及一閘極電極，嵌入該高壓井區中，其中該閘極電極的一部分位於該汲極飄移區中及該閘極電極的另一部分延伸出該閘極溝槽之外，且該閘極電極與該汲極飄移區橫向相隔。

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