TW201312755A - 垂直閘極射頻橫向擴散金氧半場效電晶體（ｌｄｍｏｓ）裝置 - Google Patents

垂直閘極射頻橫向擴散金氧半場效電晶體（ｌｄｍｏｓ）裝置 Download PDF

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TW201312755A
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TW
Taiwan
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region
trench
type
transistor
gate
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TW101129018A
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Marco A Zuniga
Yang Lu
Bahram Fatemizadeh
Jayasimha Prasad
Amit Paul
John Xia
Jun Ruan
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Volterra Semiconductor Corp
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Abstract

本申請案描述一種電晶體，該電晶體包括植入至基板之表面中之n型井區及n型井區中之溝槽。溝槽具有第一側及相對的第二側，且溝槽自表面延伸至第一深度。溝槽包括在溝槽中之導電材料閘極及介電材料，該介電材料填充未被導電材料填充之溝槽之體積。電晶體亦包括第一區中之p型材料，該第一區在n型井區中自第二深度延伸至第三深度，其中第二深度及第三深度中之每一深度大於第一深度。電晶體進一步包括源極區及漏極區。源極區處於溝槽之第一側上，且該源極區包括p型主體區、n+區及p+區，該p型主體區自表面延伸至第一區，該n+區及該p+區植入於p型主體區中。漏極區處於溝槽之第二側上，且該漏極區包括n+區。

Description

垂直閘極射頻橫向擴散金氧半場效電晶體(LDMOS)裝置 【相關申請案之交叉引用】
本申請案主張於2011年8月11日申請之第61/522,429號美國臨時申請案之優先權，該申請案之全部內容以引用之方式併入本文中。
本發明係關於一種半導體裝置，且更特定而言係關於一種橫向擴散金氧半場效電晶體(LDMOS)裝置。
使用電壓調整器(諸如DC至DC轉換器)為電子系統提供穩定電壓源。低功率裝置(諸如膝上型筆記本電腦及蜂巢式電話)中之電池管理尤其需要高效DC至DC轉換器。已知交換電壓調整器(或簡稱為「交換調整器」)為高效DC至DC轉換器。交換調整器藉由將輸入DC電壓轉換為高頻電壓且過濾高頻輸入電壓以產生輸出DC電壓來產生輸出電壓。具體而言，交換調整器包括開關，該開關用於交替地將輸入DC電壓源(諸如，電池)耦接至負載(諸如，積體電路)及將輸入DC電壓源與負載斷開耦接。輸出濾波器耦接於輸入電壓源與負載之間以過濾開關之輸出，且因此提供輸出DC電壓，該輸出濾波器通常包 括感應器及電容器。控制器(諸如脈寬調變器或脈頻調變器)控制開關以保持實質上恆定之輸出DC電壓。
橫向擴散金氧半場效(LDMOS)電晶體由於橫向擴散金氧半場效電晶體之低特定導通電阻及高漏源擊穿電壓而用於交換調節器中。藉由在閘極與漏極之間具有足夠長之漂移區來實現此等裝置中之高擊穿電壓。另一方面，長漂移區增加閘極與漏極之間的電阻，藉此降低漏極電流。長漂移區亦導致單元間距增加。
大體而言，在一個態樣中，本發明描述一種電晶體，該電晶體包括植入至基板之表面中之n型井區及n型井區中之溝槽。溝槽具有第一側及相對的第二側，且該溝槽自表面延伸至第一深度。溝槽包括在溝槽中之導電材料閘極及介電材料，該介電材料填充未被導電材料填充之溝槽之體積。電晶體亦包括第一區中之p型材料，該第一區在n型井區中自第二深度延伸至第三深度，其中第二深度及第三深度中之每一深度大於第一深度。電晶體進一步包括源極區及漏極區。源極區處於溝槽之第一側上，且該源極區包括p型主體區、n+區及p+區，該p型主體區自表面延伸 至第一區，該n+區及該p+區植入於p型主體區中。漏極區處於溝槽之第二側上，且該漏極區包括n+區。
在另一態樣中，一種製造電晶體之方法包括以下步驟：將n型井區植入至基板之表面中，及形成溝槽於n型井中。溝槽之長度在n型井區中自n型井區之表面延伸至第一深度，且溝槽之寬度自n型井之表面上之第一側延伸至n型井上之表面上之第二側。該方法亦包括：將p型材料植入於第一區中，該第一區在n型井中自第二深度延伸至第三深度，其中p型材料經植入以第一深度穿過溝槽之底部且第二深度及第三深度中之每一深度大於第一深度。該方法進一步包括：將n型材料植入於n型井中之第二區中，以使得第二區自溝槽之底部延伸至第一區。n型材料經植入以第一深度穿過溝槽之底部。該方法亦包括以下步驟：形成導電材料非對稱閘極於溝槽中，以使得非對稱閘極距溝槽之第一側之距離小於非對稱閘極距溝槽之第二側之距離，及藉由氧化物填充溝槽未被非對稱閘極覆蓋之體積。該方法亦包括：將p型主體區植入至電晶體之源極區中，以使得p型主體區自n型井之表面延伸至第一區。源極區處於溝槽之第一側處。該方法包括以下步驟：將n+區及p+區植入至電晶體 之源極區中之p型主體區中，及將n+區植入至電晶體之漏極區中，其中漏極區處於溝槽之第二側處。
在另一態樣中，本發明描述一種製造橫向擴散金氧半場效(LDMOS)電晶體中之垂直閘極區之方法。該方法包括以下步驟：沉積第一遮蔽層於n型井區上，該n型井區植入於基板上，圖案化第一遮蔽層以界定區域，及沉積第二遮蔽層於區域上方。該方法亦包括以下步驟：蝕刻穿過區域之第一部分中之第二遮蔽層以曝露n型井區，及蝕刻曝露n型井區以形成第一溝槽，以使得第一溝槽在n型井區中自n型井區之表面延伸至第一深度。該方法進一步包括以下步驟：用氧化物填充第一溝槽，及蝕刻穿過區域之第二部分中之第二遮蔽層以曝露n型井區。該方法進一步包括：形成第二溝槽於n型井區中，以使得第二溝槽鄰接第一溝槽且在n型井區中自n型井區之表面延伸至第二深度，第二深度小於第一深度。該方法亦包括：藉由用導電材料填充第二溝槽來形成LDMOS電晶體之非對稱垂直閘極。
在另一態樣中，本發明描述一種製造垂直橫向擴散金氧半場效(LDMOS)電晶體中之閘極區之方法。該方法包括以下步驟：沉積遮蔽層於n型井區上，該n 型井區植入於基板上，圖案化遮蔽層以界定區域，及形成第一溝槽於區域中，以使得第一溝槽之長度在n型井區中自n型井區之表面延伸至第一深度。該方法亦包括以下步驟：藉由導電材料填充第一溝槽及沉積氧化物層於區域上方。該方法進一步包括以下步驟：蝕刻出氧化物層之一部分以曝露導電材料之一部分，自曝露部分移除導電材料以形成第二溝槽，及用氧化物填充第二溝槽以形成垂直LDMOS電晶體之非對稱閘極。
在另一態樣中，本發明描述一種製造橫向擴散金氧半場效(LDMOS)電晶體中之垂直閘極區之方法，該方法包括：沉積第一遮蔽層於n型井區上，該n型井區植入於基板上。該方法亦包括以下步驟：圖案化第一遮蔽層以界定區域及沉積第二遮蔽層於區域上方。該方法進一步包括以下步驟：蝕刻穿過區域之第一部分中之第二遮蔽層以曝露n型井區，及蝕刻曝露的n型井區以形成第一溝槽，以使得第一溝槽在n型井區中自n型井區之表面延伸至第一深度。該方法進一步包括以下步驟：藉由第一閘極材料填充第一溝槽，蝕刻穿過區域之第二部分中之第二遮蔽層以曝露n型井區之至少一部分，及沉積第三遮蔽層於區域上 方。該方法亦包括以下步驟：蝕刻穿過第三遮蔽層之第一部分以曝露第一閘極材料之一部分，及自曝露部分移除第一閘極材料以形成第二溝槽，該第二溝槽自n型井區之表面延伸至第二深度，該第二深度大於第一深度。該方法進一步包括：用第二閘極材料填充第二溝槽以形成LDMOS電晶體之非對稱閘極。
在另一態樣中，本發明描述一種電晶體，該電晶體包括植入至基板之表面中之n型井區、閘極區及源極區以及漏極區。源極區處於閘極區之第一側上，且源極區包括n型井區中之p型主體區。n+區及p+區植入於p型主體區中以使得p+區處於n+區下方。漏極區處於閘極區之第二側上，且該漏極區包括n+區。
在另一態樣中，電晶體包括植入至基板之表面中之n型井區及n型井區中之溝槽。溝槽具有第一側及相對的第二側，且該溝槽自表面延伸至第一深度。溝槽包括在溝槽中之導電材料閘極及介電材料，該介電材料填充未被導電材料填充之溝槽之體積。電晶體亦包括源極區，該源極區處於溝槽之第一側上。源極區包括p型主體區，其中n+區及p+區植入於p型主體區中。電晶體進一步包括漏極區，該漏極區處於溝槽之第二側上，漏極區包含n+區，n+區鄰接溝槽。
在另一態樣中，電晶體包括植入至基板之表面中之n型井區及n型井區中之溝槽。溝槽具有第一側及相對的第二側，且溝槽自表面延伸至第一深度。溝槽包括第一介電材料，該第一介電材料在溝槽之第一側及相對的第二側上鄰接n型井。電晶體進一步包括源極側介電襯墊及漏極側介電襯墊，該源極側介電襯墊處於溝槽之源極側上之第一介電材料上，該漏極側介電襯墊處於溝槽之漏極側上之第一介電材料上。電晶體亦包括導電材料閘極，該導電材料閘極填充源極側介電襯墊與源極側介電襯墊之間的溝槽中之第一體積，且該導電材料閘極鄰接源極側介電襯墊。第一介電材料填充源極側介電襯墊及源極側介電襯墊之間未被導電材料填充的溝槽之第二體積。電晶體亦包括溝槽之第一側上之源極區，源極區包括p型主體區。n+區及p+區植入於p型主體區中。電晶體進一步包括漏極區，該漏極區處於溝槽之第二側上，漏極區包括n+區。
實施可包括以下特徵中之一或更多個特徵之組合。
閘極距溝槽之第一側之距離可小於閘極距溝槽之第二側之距離。電晶體之擊穿電壓實質上可介於範圍10 V至100 V之間。導電材料可為多晶矽。介電材料 可為氧化物。第一區可處於溝槽下方，且第一區之寬度可大於溝槽之寬度。第一區及源極區可界定通道，電流經由該通道圍繞溝槽自源極區流向漏極區。第一區中之p型材料之濃度可低於p型主體區中之p型材料之濃度。p型主體區可包括深p型主體區及淺p型主體區，與深p型主體區相比，淺p型主體區距表面更近，且該淺p型主體區具有更高濃度之p型材料。p型主體區可自表面延伸至第一區。閘極電極可與溝槽中之導電材料閘極處於電氣接觸。矽化物層可包括於閘極電極與溝槽中之導電材料閘極之間。p型主體之p+區可處於p型主體之n+區下方。第一源極電極可與p+區接觸，且第二源極電極可與n+區接觸。第一區中之p型材料可為磊晶層之一部分。n型材料層可包括於磊晶層與基板之間。第一區中之p型材料可為降低表面電場(RESURF)層之一部分。n型材料層可包括於RESURF層與基板之間。
可設置將n型材料植入於第二區中之步驟以使得第二區與p型主體相比具有更低濃度的p型材料。第二區中之p型材料可藉由植入之n型材料充分地中和。形成溝槽之步驟可進一步包括以下步驟：沉積遮蔽層於n型井區上，圖案化遮蔽層以為溝槽界定位置，及 在該位置蝕刻出n型井區之一部分。可使用植入束將p型材料植入於第一區中，該植入束具有介於0度與30度之間的植入角度及介於50 KeV與500 KeV之間的植入能量。可使用植入束將n型材料植入於第二區中，該植入束具有介於0度與30度之間的植入角度及介於50 KeV與450 KeV之間的植入能量。形成非對稱閘極之步驟可包括：氧化溝槽以增加溝槽之底部處的氧化物之厚度。可形成氮化物層於溝槽之實質垂直壁上，該氮化物層設置為至少部分地阻止壁之氧化。植入p型主體區之步驟可包括以下步驟：形成遮蔽層且圖案化該遮蔽層以曝露基板之表面上之區，p型主體區經由該區形成，使用植入束植入深p型主體區，該植入束具有第一角度及第一能量，及使用植入束植入淺p型主體區，該植入束具有第二角度及第二能量。第二角度可大於第一角度，且第二能量可小於第一能量。與深p型主體相比，淺p型主體可具有更高合成植入物濃度。金屬接頭可形成於源極區、閘極區及漏極區處。
在用導電材料填充第二溝槽之前，可氧化第二溝槽之底部。在氧化第二溝槽之底部之前，可將氮化物層植入於第二溝槽之側壁上，其中側壁鄰接n型井區。 第一遮蔽層可包括導電材料。導電材料可為多晶矽。第二遮蔽層可包括氮化物。蝕刻穿過第二遮蔽層可留下殘餘間隔物，該等殘餘間隔物鄰接區域中之第一遮蔽層。隨後可移除間隔物中之至少一個間隔物。第一溝槽之寬度可與第二溝槽之寬度不同。可在形成第一溝槽後形成垂直LDMOS電晶體之p型主體之至少一部分。可使用第一p型植入束經由第一溝槽將p型材料植入於n型井區中而形成p型主體之該部分。可使用n型植入束中和所植入p型材料之一部分，其中n型植入束之能量小於p型植入束之能量。p型主體區可植入於電晶體之源極區中。n+區及p+區可植入於p型主體區中。n+區可植入至電晶體之漏極區中。
在用導電材料填充第一溝槽之前，可氧化第一溝槽之底部。在氧化第一溝槽之底部之前，可沉積氮化物層於第一溝槽之側壁上，其中側壁鄰接n型井區。第一遮蔽層可包括導電材料。導電材料可為多晶矽。第二遮蔽層可包括氧化物。蝕刻穿過第二遮蔽層可留下殘餘間隔物，該等殘餘間隔物鄰接區域中之第一遮蔽層。可移除間隔物中之至少一個間隔物。第二溝槽在n型井區之表面處之寬度可為第一溝槽在n型井區之表面處之寬度的至少一半。可在形成第一溝槽後形成 垂直LDMOS電晶體之p型主體之至少一部分。可使用第一p型植入束經由第一溝槽將p型材料植入於n型井區中。可使用n型植入束中和所植入p型材料之一部分。n型植入束之能量可小於p型植入束之能量。p型主體區可植入於電晶體之源極區中。n+區及p+區可植入於p型主體區中。n+區可植入於漏極區中。
在用第一閘極材料填充第一溝槽之前，可氧化第一溝槽之底部。在氧化第一溝槽之底部之前，可沉積氮化物層於第一溝槽之側壁上，其中側壁鄰接n型井區。第一遮蔽層可包括氧化物。第一遮蔽層可包括氮化物。第二遮蔽層可包括氮化物。蝕刻穿過第二遮蔽層可留下殘餘間隔物，該等殘餘間隔物鄰接區域中之第一遮蔽層。可移除間隔物中之至少一個間隔物。第一閘極材料可包括導電材料。第二閘極材料包括介電材料。第一閘極材料包括介電材料。第二閘極材料包括導電材料。可在形成第一溝槽後形成垂直LDMOS電晶體之p型主體之至少一部分。形成p型主體之該部分之步驟可包括：使用第一p型植入束經由第一溝槽將p型材料植入於n型井區中。可使用n型植入束中和所植入p型材料之一部分。n型植入束之能量可 小於p型植入束之能量。p型主體區可植入於電晶體之源極區中。n+區及p+區可植入於p型主體區中。n+區可植入於漏極區中。
電晶體可包括第一源極電極及第二源極電極，該第一源極電極與p+區接觸，且該第二源極電極與n+區接觸。第一源極電極及第二源極電極沿軸線間隔開，該軸線實質上與單元間距垂直，該單元間距與電晶體相關聯。閘極區可包括n型井區中之溝槽，該溝槽自n型井區之表面延伸至第一深度。溝槽可包括在溝槽中之導電材料閘極及介電材料，該介電材料填充未被導電材料填充之溝槽之體積。p型主體區可包括p型材料，該p型材料自n型井區之表面延伸至第二深度。p型主體之至少一部分處於溝槽下方，且該至少一部分自第二深度延伸至第三深度，其中該第二深度及該第三深度中之每一深度大於第一深度。導電材料可包括多晶矽。介電材料可包括氧化物。p型主體區可包括深p型主體區及淺p型主體區，與深p型主體區相比，淺p型主體區距表面更近且該淺p型主體區具有更高濃度之p型材料。溝槽下方之p型主體之該部分可為磊晶層之一部分。溝槽下方之p型主體之該部分可為降低表面電場(RESURF)層之一部分。漏 極區與源極區之間的閘極下方之區可提供通道。第一複數個源極電極可與p+區接觸，且第二複數個源極電極可與n+區接觸。第一複數個源極電極及第二複數個源極電極可佈置於一條線上。該線實質上可與穿過通道之電流之方向垂直。第一複數個源極電極及第二複數個源極電極可沿線以交替方式佈置。
第一區中之p型材料可在n型井區中自第二深度延伸至第三深度，其中第二深度及第三深度中之每一深度大於第一深度。源極側介電襯墊及漏極側介電襯墊可包括氮化矽。第一介電材料可包括氧化矽。
某些實施可具有以下優點中之一或更多個優點。源極與漏極之間的電阻可由於閘極與漏極之間的漂移區之降低而降低。漂移區之降低可導致通過裝置之電流之增加。藉由在垂直溝槽周圍具有電流，單元間距可在不損害LDMOS裝置之高擊穿電壓特徵之情況下減小。可藉由降低閘極區之寬度使單元間距變小。閘極與漏極及/或漏極與源極之間的電容損耗可得以改良。此舉亦可改良擊穿電壓與漏源電阻Rds之間的取捨以用於比橫向裝置所支援之電壓更大之電壓。擊穿位置之位置可在裝置內經調整以增加穩定性。
一或更多個實施之細節陳述於下文之附隨圖式及 描述中。其他特徵、態樣及優點將自描述、圖式及申請專利範圍變得顯而易見。
電力電子裝置及電力系統正持續發展以繼續改良整體效能。可藉由(例如)電力消耗、電氣堅固性/可靠性及成本來衡量效能。該等度量標準可能，例如，受到裝置架構選擇及電路架構選擇影響。舉例而言，對較低電力消耗及較低交換損耗之要求在維持或改良驅動電流的情況下導致較低閘極驅動電壓位準。低電壓閘極電力裝置可轉而影響電路構架選擇以在不犧牲效能的情況下確保可靠的閘極偏壓。另一方面，先進驅動電路具有與低閘極電壓裝置兼容之賦能電路拓撲。裝置架構、電路架構與在半導體處理中之一般改進之間存在相互作用，該相互作用推進系統之每一組件及所有組件的革新。
舉例而言，平面LDMOS裝置可用以設計及實施展現堅固性及低電力消耗之電力轉換積體電路。此持續趨勢推進習知LDMOS結構接近該等LDMOS結構之拓撲之電氣限制特徵。舉例而言，具有雙閘極的LDMOS裝置可展現極佳擊穿電壓及漏極電流特徵。一般而言，對於此等裝置，必須增加閘極之寬度以獲 得更高擊穿電壓，該更高擊穿電壓轉而導致單元間距增加及漏極與源極之間的電阻增加。
參看第1圖，交換調整器10藉由輸入端子20耦接至第一高DC輸入電壓源12，諸如電池。交換調整器10亦藉由輸出端子24耦接至負載14，諸如積體電路。交換調整器10充當輸入端子20與輸出端子24之間的DC至DC轉換器。交換調整器10包括交換電路16，該交換電路16充當用於交替地將輸入端子20與中間端子22耦接及斷開耦接的電力開關。交換電路16包括將中間端子22耦接至地面的整流器，諸如開關或二極體。特定而言，交換電路16可包括第一電晶體40及第二電晶體42，該第一電晶體40被稱為高壓側電晶體且具有連接至輸入端子20之源極及連接至中間端子22之漏極，該第二電晶體42被稱為低壓側電晶體或同步電晶體且具有接地之源極及連接至中間端子22之漏極。
在一個實施中，第一電晶體40可為正通道金氧半場效(PMOS)電晶體，且第二電晶體42可為負通道金氧半場效(NMOS)電晶體。在另一實施中，第一電晶體40及第二電晶體42可均為NMOS電晶體。在另一實施中，第一電晶體40可為PMOS、NMOS或橫 向雙擴散金氧半場效(LDMOS)，且第二電晶體42可為LDMOS。
中間端子22藉由輸出濾波器26耦接至輸出端子24。輸出濾波器26將中間端子22處之中間電壓之矩形波形轉換成輸出端子24處之實質上DC輸出電壓。特定而言，在降壓轉換器拓撲中，輸出濾波器26包括連接於中間端子22與輸出端子24之間的感應器44及與負載14並聯之電容器46。在高壓側傳導週期期間，第一電晶體為閉合的，且源極12經由第一電晶體40向負載14及感應器44供應能量。另一方面，在低壓側傳導週期期間，第二電晶體42為閉合的，且隨著能量藉由感應器44而供應，電流流經第二電晶體42。所得輸出電壓Vout實質上為DC電壓。
交換調整器亦包括控制器18、高壓側驅動器80及低壓側驅動器82以用於控制交換電路16之操作。第一控制線30將高壓側電晶體40連接至高壓側驅動器80，且第二控制線32將低壓側電晶體42連接至低壓側驅動器82。高壓側驅動器及低壓側驅動器分別藉由控制線84及控制線86連接至控制器18。控制器18使交換電路16在高壓側傳導週期與低壓側傳導週期之間交替以便在中間端子22處產生中間電壓Vint，該 中間電壓Vint具有矩形波形。控制器18亦可包括反饋電路(未圖示)，該反饋電路量測輸出電壓及流經輸出端子之電流。儘管控制器18通常為脈寬調變器，但本發明亦適用於其他調變方案，諸如脈頻調變。
在第2圖中圖示降壓轉換器200之簡化電路圖。降壓轉換器200包括高壓側電晶體40、低壓側電晶體42及感應器206。每一電晶體分別具有相應的本質內接二極體212及本質內接二極體214。施加電壓Vin(例如，12 V)至高壓側電晶體40，且當高壓側電晶體40為開啟時，電流將流經電晶體40及感應器44。相反，當低壓側電晶體42為開啟時，感應器44將自地面獲得電流。在降壓轉換器200之正常操作下，調整器將在打開高壓側電晶體40與打開低壓側電晶體42之間切換，以使得濾波器26之輸出端產生所要電壓Vout(Vout介於0 V與Vin之間)。
為了改良降壓轉換器200之效率，需要在關閉低壓側電晶體42時打開高壓側電晶體40，且反之亦然。然而，在交換期間需要一些停機時間以便避免打開兩個電晶體40、42，且同時，此舉可能引起直通並導致顯著效率損耗及對電晶體之損傷。因此，每一高壓側 傳導週期與低壓側傳導週期之間存在短週期，即內在停滯時間td，在該短週期中，兩個電晶體均為打開。
當兩個電晶體40、42均為關閉時，穿過感應器44之電流將不會立即降至零。穿過感應器之電壓由等式1決定：V=L(di/dt)， (等式1)其中V為電壓，L為電感，且i為感應器中之電流。隨著電感器電流減少，感應器之輸入端處之電壓(亦即，接近Vin)被迫變為負的。當此電壓達到接近-0.7 V時，低壓側內接二極體214達到低壓側內接二極體214之臨限電壓，且該低壓側內接二極體214開始將電流傳導至感應器。因此，在傳統降壓轉換器中，電壓將經過二極體214。
參看第3圖，圖示橫向擴散金氧半場效(LDMOS)電晶體300之示意性橫截面視圖。廣泛而言，電晶體300包括漏極區304、源極區306及閘極區308。電晶體300可組裝於p型基板302上之高壓n型井(HNW)303上。閘極308包括導電層314(例如，多晶矽)，該導電層314安置於介電層316(例如，諸如氧化矽 之氧化物)上方。閘極可為步進閘極，該步進閘極包括(例如)閘極之源極側上之第一閘極區310及(例如)閘極之漏極側上之第二閘極區312。第一閘極區310包括薄氧化物層316a，且第二閘極區312包括厚氧化物層316b。
漏極區304可包括n型摻雜n+區322及n型摻雜淺漏極(NDD)324。漏極電極321可安置於基板上與n+區322電氣連接。源極區306包括n型摻雜n+區326、p型摻雜p+區328及p型摻雜P型主體330。源極電極317可安置於基板上與n+區326及p+區328電氣連接。在一些實施中，HNW 303(該HNW 303可稱為n型井)為深植入物，且相比習知CMOS n型井，該HNW 303一般為更輕摻雜的。在一些實施中，HNW 303可具有逆向垂直摻雜輪廓。
在一些實施中，閘極區308包括源極側上之第一閘極310及漏極側上之第二閘極312。第一閘極310包括介電層316(例如，諸如氧化矽之氧化物)及導電層314(例如多晶矽)。第二閘極312亦包括介電層320(例如，諸如氧化矽之氧化物)及導電層318(例如多晶矽)。在一些實施中，氧化物層320比氧化物層316厚。較薄氧化物層316允許電晶體300由相對 於具有受控閘極之裝置或電晶體之較低閘極電壓控制，該受控閘極具有較厚氧化物層。薄氧化物層316亦使得電晶體與低線寬處理技術(例如，0.18 μm或更低)兼容。薄氧化物層316之長度Lg1亦影響通道長度Lch，藉此影響相關聯的電阻Rchannel。在一些實施中，源極與閘極之間的電阻Rchannel實質上與長度Lch成比例。另一方面，厚氧化物層320允許電晶體300在關閉狀態下具有高擊穿電壓。厚氧化物層320之長度Lg2影響漂移區d及相關聯的電阻Rdrift。一般而言，由於漂移區中不存在反相，漂移區即使在關閉狀態下亦為傳導的。因此，電阻Rdrift被稱為寄生電阻。
在一些實施中，第一閘極310及第二閘極312中之一或更多個之尺寸可經設置以控制某些特徵。舉例而言，第一閘極310之長度Lg1可經設置以控制通道傳導性，第二閘極之長度Lg2可經設置以控制擊穿電壓，且總長度Lg1+Lg2可經設置以控制安全操作區域(SOA)。通道長度Lch影響參數(諸如電晶體300之電阻及操作特徵)，且該通道長度Lch可經設置以控制此等參數。舉例而言，電晶體300之閘極之開啟電壓可與通道長度Lch成比例。
如第3圖中所圖示，LDMOS電晶體可作為裝置之一部分實施，諸如電力開關(例如用作電晶體40及/或電晶體42之電壓調整器中之電力開關)。此等裝置通常經設置以處理大電流，且此等裝置包括彼此連接的多個分佈式電晶體。在此等裝置中，可藉由上覆金屬層或當前路由結構中之接觸襯墊形成與n+區326及p+區328之電氣連接。在一些情況下，個別接觸襯墊可接觸n+區326及p+區328兩者。在此等裝置中，具有穿過LDMOS電晶體之高漏極電流(Idlin)是可行的。設計具有增加之漏極電流之電晶體的一種方法為減少厚氧化物層320之長度Lg2，以使得Rdrift降低。減少Lg2亦允許合意地減小單元間距。然而，減少Lg2使擊穿電壓降低，此情況在LDMOS電晶體中為不合意的。在一些情況下，擊穿電壓實質上亦為單元間距之線性函數。
在一些實施中，可藉由將裝置之閘極結構放置於源極與漏極之間的垂直溝槽中來維持或甚至改良擊穿電壓，同時減小單元間距。現參看第4圖，示意圖圖示此垂直閘極LDMOS電晶體400之橫截面。此外，此垂直閘極LDMOS電晶體400可用作電壓調整器中之電晶體40及/或電晶體42。舉例而言，第一電晶體 40可為PMOS、NMOS、LDMOS或垂直閘極LDMOS，且第二電晶體42可為LDMOS或垂直閘極LDMOS，其中第一電晶體40或第二電晶體42中之至少一個電晶體為垂直閘極LDMOS。
在LDMOS電晶體400中，在源極區406及漏極區404之間的垂直區中於閘極區408挖溝槽。一般而言，源極區406及漏極區404實質上分別與關於第3圖描述之電晶體300之源極區306及漏極區304相似。然而，閘極408位於垂直溝槽412中，亦即，自基板表面在下方向下延伸之溝槽。閘極區408包括傳導部分410(例如，多晶矽)，該傳導部分410由介電質415(諸如，氧化物)橫向圍繞。介電質415亦可在傳導部分410下方延伸，而傳導部分410之頂表面實質上可與基板表面共平面，且該頂表面電氣連接至傳導電極420。在一些實例中，閘極408為非對稱的，其中與漏極相比，傳導部分410距源極更近。此情況導致源極側上之介電質(例如，氧化物)之厚度(亦即，橫向厚度)比漏極側處之厚度小。此組態允許高擊穿電壓。
p型主體330及n+區326鄰接源極側上之溝槽412之介電質415。n+區326及p型主體330自基板表面 向下延伸。n+區326之深度通常小於p型主體330之深度。n+區326可嵌入p型主體330內。p+區328亦嵌入p型主體330內，且該p+區328鄰接與溝槽412相對之側上的n+區326，以使得n+區326處於p+區328與溝槽412之間。在一些實施中，矽化物層422至少部分地覆蓋p+區328及n+區326之表面。源極側電極425可連接至矽化物層422。
NDD區324及n+區322鄰接漏極側上之溝槽412之介電質415，該NDD區324及該n+區322自基板表面向下延伸。n+區322可嵌入NDD區324內。NDD區324之深度大於n+區322。n+區322至少部分由矽化物層427覆蓋，漏極電極430連接至該矽化物層427。
與p型主體330及/或NDD區324相比，溝槽區可延伸至基板中更深。在一些實施中，與p型主體330及NDD區324兩者相比，介電質415及傳導部分410兩者延伸至基板中更深。在一些實施中，與p型主體330相比，介電質415及傳導部分410兩者延伸更淺，且與NDD區324相比，介電質415及傳導部分410兩者延伸更深。溝槽412之介電部分不需由矽化物層覆蓋。
一般而言，溝槽區距基板表面具有Tdepth之深度。溝槽在表面處之寬度可由Twidth表示。在一些實施中，Twidth亦可被稱為裝置間距。自源極接頭/主體接頭之中心至漏極接頭之中心量測的總寬度被稱為單元間距。在一些實施中，溝槽之寬度實質上可為整體統一的。在一些實施中，在深度為Tdepth之情況下，溝槽之寬度T’width稍大於Twidth。而且，作為實例，溝槽之寬度Twidth可小於電晶體300中之第一閘極及第二閘極之組合寬度(Lg1+Lg2)，單元間距減小，藉此允許給定表面區域上之電晶體之較高密度。溝槽412可具有大於1之深寬比(Tdepth：Twidth)。
在垂直閘極LDMOS電晶體(諸如第4圖中圖示之電晶體)中，自源極406流至漏極404之電流流經溝槽周圍之HNW 303。在電流之路徑中之電阻在第4圖中描述為Rch、Rdrain1、Rdrain2及Rdrain3。在一些實施中，當Rch+Rdrain1+Rdrain2+Rdrain3 Rchannel+Rdrift(等式2)時，電晶體400中之漏極電流Idlin等於或大於電晶體300中之相應電流(假設所有其他參數實質上為相同的)。
電阻Rch、Rdrain1、Rdrain2及Rdrain3以及閘漏電容Cgd及擊穿電壓BV可取決於與溝槽相關之若干尺寸。該等尺寸可包括導電閘極410與漏極之間的水平距離H及閘極410與HNW 303之間的垂直距離D。一般而言，水平距離H代表溝槽之漏極側上之介電質415之厚度。通常，水平距離H大於源極側上之介電質之厚度，藉此產生展現高BV之非對稱閘極。同樣地，垂直距離D代表溝槽之底部處之介電質之厚度。尺寸亦包括溝槽之寬度Twidth及溝槽之深度Tdepth。
一般而言，當其他參數不變時，Twidth之增加導致擊穿電壓之增加。擊穿電壓亦可藉由調整垂直距離及水平距離來控制。舉例而言，若在保持Twidth不變之情況下增加H，則擊穿電壓增加。同樣地，若在保持Tdepth不變之情況下增加D，則擊穿電壓增加。
電阻亦可藉由調整以上參數來控制。舉例而言，一般而言，電阻Rdrain2隨著Twidth增加而增加。此原因在於，當其他參數不變時，Twidth之增加使源極與漏極之間的間隔增加。同樣地，電阻Rdrain1及電阻Rdrain3隨著Tdepth而增加。在一些實施中，溝槽尺寸可因此經調整以實現源極與漏極之間的所要擊穿電壓及/或總電阻。一般而言，存在源極與漏極之間的擊穿電壓 與總電阻Rds之間的取捨。較高擊穿電壓通常導致Rds之增加。在一些實施中，可最佳化或以其他方式控制沿電流路徑之摻雜物濃度以實現擊穿電壓與Rds之間的所要取捨點。在一些實施中，尺寸亦可根據電晶體400中之所要電容值來調整。
使用垂直LDMOS電晶體，可(例如)藉由減小單元間距或裝置間距中之一或更多個間距或增加線性電流來改良LDMOS裝置之優值。舉例而言，垂直LDMOS裝置中之單元間距可在8”處理中減小約1.5之因數(與橫向裝置相比)且在12”處理中減小大於2.5之因數。在一些實施中，裝置間距可分別在8”處理中及在12”處理中減小2至3之因數。在一些實施中，互連寬度可減小2或更大之因數。
藉由將閘極垂直地嵌入漏極與源極之間，可使電流在垂直閘極周圍流動。此佈置可在維持或甚至改良LDMOS裝置之擊穿電壓及漏極電流特徵之情況下減小單元間距。藉由與習知LDMOS裝置相比顯著地減小單元間距，可改良垂直LDMOS裝置之有效導通電阻(Rdson)。例如，藉由裝置之降低平面尺寸且亦藉由便於與更先進之CMOS節點整合的降低平面覆蓋區來促進Rdson之改良。舉例而言，具有較小臨界尺 寸(CD)(亦即，可在給定處理中可靠地製造的最小尺寸)及用於高處之源極/漏極接頭之對準控制允許垂直結構進一步強化12”內處理之設備的能力，該設備具有(例如)0.13 μm以下之能力。因此，在習知電力裝置之製造中具有有限益處之方法可用以製造包括垂直LDMOS結構之電力裝置。此外，新穎垂直LDMOS結構允許交換損耗之進一步最佳化。舉例而言，電晶體400之閘極408及漏極404充當垂直電容器，維持在關閉狀態下整個介電質中之電壓降之量。為此，垂直LDMOS裝置中之介電質415之厚度大於橫向電晶體300中之厚氧化物320之厚度。漏極處之增加的介電質厚度可導致較低寄生米勒電容。一般而言，垂直LDMOS結構允許擊穿電壓、Rdson及整體交換損耗之最佳化。
現參看第5A圖，繪圖505圖示在操作期間垂直閘極LDMOS電晶體400內之電流之分佈。指明源極406、閘極408及漏極404以便參看。如圖示，電流在電晶體400中於溝槽周圍自源極流至漏極。亦即，電流首先在溝槽之源極側上向下(亦即，遠離基板表面)流動，接著沿溝槽之底部側橫向流動，接著在溝槽之漏極側上向上(亦即，朝向基板表面)流動。電 流在溝槽附近較高(在鄰近溝槽之介電材料處最高)，且電流隨著距溝槽之距離減小。第5B圖圖示繪圖515，該繪圖515描繪使用多個實質上等電位之表面的垂直閘極LDMOS電晶體400中之電位梯度。可觀察到源極處於最低電位，而漏極處於最高電位。在一些實施中，等電位表面之分佈可使用(例如)p型主體之形狀控制，該p型主體之輪廓在第5B圖中由線525標定。控制等電位表面之分佈由於各種原因(包括(例如)控制源極與漏極之間的電容(且因而控制電容損耗)或電流)可為有利的。
現參看第5C圖，繪圖530圖示垂直閘極LDMOS電晶體400中之電場之分佈。可見電場在整個溝槽閘極408中下降。在一些實施中，此下降促進打破單極限制以實現高擊穿電壓。可在不折衷或(在一些情況下)不改良單元間距的情況下實現擊穿電壓之增加。在一些實施中，可使用用於0.18 μm或更小之線寬之處理技術實施垂直閘極LDMOS電晶體400。
在一些實施中，p型主體330之形狀可經設置以控制垂直閘極LDMOS電晶體之各種電氣特徵，包括(例如)電流、電場、源漏電容及電位分佈。現參看第6A圖，圖示具有延伸的p型主體之垂直閘極LDMOS電 晶體600。除了p型主體630以外，垂直電晶體600實質上與關於第4圖描述之電晶體400相似。在一些實施中，電晶體600包括延伸的p型主體630。p型主體630可根據源極與漏極之間的所要電流通道而成形。在第6A圖中所圖示的實例中，p型主體630包括三個區：鄰近源極406之n+區326及p+區328的第一p型主體區630a；在溝槽閘極408下方延伸的第三p型主體區630c；及連接第一p型主體區630a與第三p型主體區630c的第二p型主體區630b。第三p型主體區630c有時被稱為「p型主體最下部」。
第一p型主體區630a鄰接源極側上之溝槽412。p+區328及n+區326嵌入第一p型主體630a中。第一p型主體630a之深度大於p+區328及n+區326，該p+區328及該n+區326可具有實質上相等之深度。第一p型主體630a在遠離溝槽之方向上橫向地延伸出p+區及n+區。在一些實施中，矽化物層422至少部分地覆蓋p+區328及n+區326之表面。源極側電極425可連接至矽化物層422。
第二p型主體區630b連接第一p型主體區630a與第三p型主體區630c。第二p型主體區630b在第一p型主體區630a下方延伸。然而，第二p型主體區 630b在基板表面附近之部分可與第一p型主體區630a及第三p型主體區630c重疊或融入第一p型主體區630a及第三p型主體區630c中。第二p型主體區630b之寬度或橫向擴展可小於第一p型主體區630a之寬度或橫向擴展。第二p型主體630不鄰接溝槽412，例如，第二p型主體藉由實質上未摻雜之半導體區與溝槽412間隔開。第一p型主體630a可在遠離溝槽之方向上橫向地延伸出第二p型主體630b。
第三p型主體區630c可垂直地自溝槽分離；可在溝槽與第三p型主體區630c之間定位一定量之無摻雜、低p摻雜(與p型主體相比)或n摻雜。在源極側上，第三p型主體630c可重疊至第二p型主體區630b或融入第二p型主體區630b中。在漏極側上，第三p型主體630c可橫向地延伸過溝槽，例如，第三p型主體630c之漏極側邊界可橫向地定位於溝槽與n+區322距溝槽較遠的側之間(但處於垂直下方)。在溝槽之漏極側上，HNW 303可為第三p型主體區630c與NDD區324之間的唯一摻雜區。一般而言，與第一p型主體區及第二p型主體區相比，第三p型主體區630c具有較低摻雜物濃度。而且，與第二 p型主體區630b相比，第一p型主體區630a可具有較高摻雜物濃度。
現參看第7A圖，繪圖705圖示垂直閘極LDMOS電晶體600中之示例性電位分佈。實質上等電位之區由相同陰影指示。使用圖例710，可見電位在漏極處最高且在源極處最低。最高電位區與最低電位區之間的區可被稱為電位梯度。比較第7A圖中所圖示之電位分佈及第5B圖中所圖示之電位分佈，可見p型主體630之特定輪廓或形狀(由線715指示)導致高電位區與低電位區之間的較大間隔。電位梯度之此擴展可具有若干優勢，包括(但不限於)電晶體600中之電容降低(及因此之電容損耗)。
儘管在第6A圖中將p型主體表示為三個分離的且不同的結構，但實際電晶體將具有一個組合的合成p型主體630。與(例如)第4圖之實施相比，p型主體630之其他形狀亦為可行的，該等形狀導致電位梯度之擴展。
在一些實施中，可用具有淺n型井或HNW 303之結構仿真或近似p型主體最下部之效果，其中減小溝槽區與基板302之間的間隙450。此情況允許基板輪 廓及電位實現電壓梯度，該電壓梯度與使用p型主體最下部實現的電壓梯度相似。
垂直LDMOS裝置之其他組態亦可用以實現電位梯度之擴展，該電位梯度之擴展引起擊穿電壓之增加。此等組態之實例圖示於第6B圖至第6E圖中。此等組態中之每一組態包括p型區，該p型區在溝槽區下方延伸以擴展電位梯度。在第6B圖之示例性組態中，p型基板302用以擴展電位梯度。在此組態中，閘極區408及源極區406形成於基板302上。接著植入NDD 324以使得NDD 324之至少一部分在溝槽及p型主體630a之下方。在第6B圖之實例中，基板P-sub 302用於與p型主體最下部之用途相似之目的。此組態可用於非浮動裝置中，其中源極區406及p-sub 302處於接地電位。
第6C圖描繪垂直LDMOS裝置之另一示例性組態，其中p型磊晶層p-epi 665用於擴展電位梯度。第6C圖之組態亦包括n型材料層，諸如p-epi 665與基板302之間的高傳導性N埋層(NBL)668。NBL 668經由n型下沉區(第6C圖中未圖示)連接至漏極區404，該n型下沉區植入於裝置之不活動區中。NBL 668可為(例如)用於絕緣改良及/或傳導性改良之n 型埋層。n型下沉區之摻雜物濃度通常高於NBL 668之摻雜物濃度。第6C圖中所描繪之垂直LDMOS裝置可由晶圓製造，該晶圓包括基板302上方之NBL層668及p-epi 665。
第6D圖描繪垂直LDMOS裝置之又一示例性組態，該示例性組態包括用於擴展電位梯度之p型降低表面電場(RESURF)層p-resurf 675。第6D圖之組態亦包括p-resurf 675及基板302之間的深N型井(DNW)層678。在一些實施中，DNW實質上與HNW 303相似，DNW可能更深且具有更輕微摻雜。使用高能量n型摻雜以形成DNW 678，接著進行中間能p型植入以形成p-resurf 675。隨後可將裝置之其他部分組裝於p-resurf層675中。在一些實施中，p-resurf 675可經植入以便在溝槽下方延伸但不穿過整個裝置。第6E圖圖示此組態之實例。在此組態中，使用遮罩植入p-resurf 675。
在第6A圖至第6E圖中所描繪之實例中，用於擴展電位梯度之p型區(第6A圖中之p型主體630c、第6B圖中之基板302、第6C圖中之p-epi 665及第6D圖與第6E圖中之p-resurf 675)圖示為連接至p型主體區630。然而，在一些實施中，p型區可形成為溝 槽下方之島。在一些實施中，此情況可降低裝置之電容。在一些實施中，將p型區連接至p型主體區630可在減少較高電容損耗之情況下促進較好DC阻隔能力。
一般而言，兩個等電位區之間的電容與兩個等電位區之間的距離成反比。因此，可藉由擴展電位差到更大距離來降低等電位區之間的電容。換言之，若電位梯度區之寬度增加，則源極與漏極之間的電容減小，引起降低的電容損耗。在不受限於任何特定理論之情況下，p型主體輪廓(諸如於第6中所圖示或第7A圖中由線715所代表之p型主體輪廓)引起電晶體之電容改變，且因此引起電容損耗改變。舉例而言，若p型主體經成形以使得電位梯度區之寬度增加(如(例如)第7A圖中所圖示)，則源極與漏極之間的電容Cds降低。在一些實施中，電位梯度之寬度之增加亦可導致p型主體630與HNW 303之間的電容Cpb-nwl及HNW 303與p型基板302之間的電容Cnwl-psub減小。
現參看第7B圖，圖示垂直閘極LDMOS電晶體內電場之示例性分佈。在一些實施中，溝槽閘極之一部分形成如第7B圖中所圖示之喙狀突出部730，然而一些實施缺少此突出物且可具有圓形角。一般而言， 非對稱閘極導致溝槽附近之高電場區，且因此自源極至漏極之電流在溝槽周圍流動(首先向下流動、隨後向側面流動且最後再次向上流動)穿過通道，該通道形成於p型主體與非對稱閘極之間的區中。
儘管第5A圖至第5C圖及第7A圖至第7B圖圖示不同量之等電流、電位或電場，但此僅為說明之限制，且在實際裝置中，電流、電位及電場可以連續方式變化。
現參看第8圖，流程圖代表製造垂直閘極LDMOS電晶體(例如，電晶體600)之方法800之示例性步驟。方法800包括將n型井區植入(步驟810)於矽基板上。於第9A圖中示意性地描繪此步驟。基板可為如第9A圖中所圖示之p型基板302或n型基板。在一些實施中，所植入井902可為關於第3圖描述之高壓n型井HNW 303。
回看第8圖，方法800亦包括形成溝槽於n型井區中(步驟820)。關於第9B圖及第9C圖更詳細地描述此步驟。請注意，為簡潔起見，已自第9B圖至第9U圖省略基板。在一些實施中，形成溝槽(步驟820)包括沉積遮蔽層904(諸如，氧化物)於所植入n型井902上及隨後將遮蔽層圖案化以界定溝槽位置 906。在第9B圖中描繪此步驟。可藉由沉積光阻材料於遮蔽層904上、使用習知光刻技術圖案化光阻材料及接著使用光阻材料作為遮罩來蝕刻遮蔽層904來完成圖案化。接著藉由在溝槽位置906處蝕刻出基板之一部分(例如，n型井902)來形成溝槽908。在一些實施中，可使用深層反應式離子蝕刻來完成蝕刻。可在蝕刻基板之前剝去光阻材料以形成溝槽位置906。或者，在一些實施中，在蝕刻基板期間，可將光阻材料仍保留於遮蔽層904上。
再次參看第8圖，方法800進一步包括為電晶體形成p型主體。在一些實施中，此步驟可包括分別形成若干互連的p型主體區。在此實例中，描述形成關於第6圖描述之p型主體區630。為了形成此p型主體區，方法800包括首先形成島狀p型主體區(步驟830)，該島狀p型主體區實質上與關於第6圖描述之第三p型主體區630c相似。亦關於第9D圖至第9E圖描述形成p型主體島(步驟830)。在一些實施中，形成p型主體島(步驟830)包括將p型材料植入至n型井902中之區910中。對於此植入步驟，遮蔽層(例如，氧化物)用作遮罩。在一些實施中，光阻材料在植入期間仍可保留於遮蔽層904上，且光阻材料 可充當額外遮蔽層。藉由使用小角度及高能量植入束經由溝槽908形成p型區910。關於法線量測角度，以使得具有最低可能角度之束實質上為垂直的束。穿過溝槽之此植入束通常將p型材料植入穿過溝槽之底部以及壁，且此植入束形成不規則形狀之區，該區之實例910圖示於第9D圖中，其中薄的部分緊鄰側壁，且厚的部分在溝槽下方延伸。
形成p型主體島(步驟830)亦可包括將n型材料植入穿過溝槽908以便中和p型區910之一部分。在第9E圖中示意性地描繪此步驟。用以植入n型材料之植入束之角度實質上與關於第9D圖描述的p型植入束相似。n型植入束之能量通常小於p型束之能量，以使得n型植入物與p型束相比穿透至n型井902中更短之距離。對n型束使用較低能量但實質上相似之植入角度幫助中和鄰近溝槽908之p型區且產生p型島912(該p型島912可提供第三p型主體區630c)，該p型島912藉由無摻雜、較低p摻雜(與p型主體島相比)或低n型摻雜之區與溝槽分離。在一些實施中，用於p型材料之植入能量介於50 KeV與500 KeV之間，且用於n型材料之植入能量介於50 KeV與450 KeV之間。用於p型材料及n型材料兩者 之植入角度可(例如)介於0度與30度之間。遮蔽層904再次被用作用於此植入步驟之遮罩。
回看第8圖，方法800進一步包括形成閘極區於溝槽中(步驟840)。關於第9F圖至第9O圖詳細描述形成溝槽閘極。在一些實施中，剝去或移除厚遮蔽層904，隨後形成熱氧化物薄層914。形成熱氧化物(例如，SiO2)以使得該層覆蓋第9F圖中所圖示之溝槽908之壁及底部。在一些情況下，可在移除遮蔽層904之前沉積熱氧化物薄層914於溝槽908中。在此等情況下，遮蔽層904可部分地移除為實質上與溝槽內部之熱氧化物914之厚度相似的厚度。熱氧化物可藉由乾(將分子氧作為氧化劑)法或濕(將水汽作為氧化劑)法形成。
現參看第9G圖，氮化物(例如，氮化矽)層916沉積於熱氧化物層914上方，以使得氮化物覆蓋溝槽之壁以及底部。在一些實施中，氮化物層可沉積於溝槽中之熱氧化物層914上方而不沉積於溝槽外部之熱氧化物層上方。此舉可藉由使用合適的遮罩完成，該合適的遮罩允許僅在溝槽中沉積。
參看第9H圖，隨後蝕刻氮化物層以使得氮化物僅保留於溝槽之壁上。可使用高度定向製程(諸如，深 層反應式離子蝕刻)完成此舉。此定向製程將氮化物層916留於溝槽壁上且自熱氧化物層914之剩餘部分上方移除氮化物層。因此形成之氮化物層916充當遮罩，該遮罩遮蔽溝槽壁免受隨後之氧化製程影響。
現參看第9I圖，進一步氧化溝槽區以增加溝槽底部處之氧化物之厚度。可使用分子氧(幹法)或水汽(濕法)完成氧化。通常，氮化物層阻止分子氧或水汽擴散，且該氮化物層充當用於製程之遮罩。一般而言，由於氧化劑分子關於所遮蔽表面橫向的某種擴散，氮化物層不產生尖銳遮蔽。在此等情況下，氧化物突出至由氮化物覆蓋之區，藉此加厚圍繞溝槽壁之氧化物層。因此，溝槽之氧化產生如第9I圖中所圖示之加厚氧化物區918。
現參看第9J圖，藉由沉積傳導材料於整個曝露表面上方來用傳導材料(諸如，多晶矽)填充溝槽。此舉在氧化區918上方產生多晶矽層920以及熱氧化物層914。在一些實施中，可在沉積多晶矽之前移除氮化物層916。
現參看第9K圖，拋光多晶矽層920，以便自熱氧化物層914上方移除多晶矽但多晶矽仍填充溝槽。因此，溝槽中之多晶矽之頂表面實質上可為與熱氧化物 層914之頂表面共平面的。可使用拋光製程(諸如，化學-機械平坦化(CMP))完成多晶矽之移除。CMP製程可繼續進行直至熱氧化物層914被曝露，因而將多晶矽留於溝槽中。
為提供垂直閘極LDMOS電晶體(諸如電晶體600)之非對稱閘極區，自溝槽移除多晶矽之一部分。此舉在第9L圖至第9M圖中示意性地圖示。參看第9L圖，遮蔽層924(諸如光阻材料)經沉積及圖案化以曝露區926，在該區926中，將移除多晶矽。一般而言，光阻材料遮罩不與溝槽自對準。然而，與溝槽之源極側相比，曝露區926可更靠近漏極側。曝露區926可與氮化物壁及氧化物區918重疊。現參看第9M圖，高度定向蝕刻製程(諸如，深層反應式離子蝕刻)用以自溝槽移除多晶矽之曝露部分，藉此在溝槽中產生凹部。
現參看第9N圖，移除光阻材料且沉積氧化物928，以使得沉積之氧化物重新填充溝槽中之凹部。隨後經由平坦化製程(諸如CMP)移除過量氧化物，以曝露基板(例如，n型井902)。在第9O圖中圖示此操作。溝槽中之氧化物928與多晶矽922結合形成垂直閘極LDMOS電晶體之非對稱閘極。
回看第8圖，方法800亦包括在垂直閘極LDMOS電晶體之源極處形成p型主體區(步驟850)，以使得p型主體區與關於第9E圖描述之p型主體島912連接。在一些實施中，形成p型主體區(步驟850)包括分別形成兩個p型主體區，諸如關於第6圖描述之第一p型主體區630a及第二p型主體區630b。
現參看第9P圖，圖示形成深p型主體區930(該深p型主體區930可提供第二p型主體區630b)。形成深p型主體可包括形成及圖案化遮蔽層929，該遮蔽層929僅曝露形成深p型主體930之區。隨後(例如)使用植入束將P型材料植入至曝露區中。在一些實施中，可使用小角度及高能量植入物植入深p型主體930。植入物之高能量允許第二p型主體930形成為深入至HNW 303中，而小角度降低深p型主體之橫向擴展。在一些實施中，深p型主體930之摻雜物濃度亦可根據所要摻雜輪廓來控制。
參看第9Q圖，形成p型主體區亦可包括形成淺p型主體932(該淺p型主體932可提供第一p型主體區630a)。通常，與深p型主體930相比，淺p型主體932具有較寬橫向擴展。在一些實施中，淺p型主體932實質上與關於第6圖描述之第一p型主體區 630a相似。在一些實施中，大角度及低能量植入束用於植入淺p型主體932。可使用用於遮蔽深p型主體930之植入的相同遮蔽層929來植入淺p型主體932，以使得淺p型主體及深p型主體自動對準。束之低能量允許淺p型主體932與深p型主體930相比較淺。關於垂直線之束的大角度允許淺p型主體932具有與深p型主體930相比較大之橫向擴展。舉例而言，大角度束可用以將淺p型主體932之橫向擴展延伸至遮蔽層929下方之區。在一些實施中，淺p型主體932之一個末端延伸以(例如)鄰接溝槽閘極之源極側上之氧化物區918。相反，深p型主體930之小角度植入導致深p型主體930與溝槽之氧化物間隔開。在一些實施中，淺p型主體932之摻雜物濃度與深p型主體930之摻雜物濃度相比更高。應注意，摻雜物濃度及/或植入束之角度及能量可改變以獲得淺p型主體及深p型主體之不同深度、擴展及濃度。
再次參看第8圖，方法800亦包括形成漏極區(步驟860)。特定而言，淺低n型摻雜區934可形成於溝槽之漏極側上。此舉亦在第9R圖中示意性地圖示。形成淺低n型摻雜漏極區包括形成遮蔽層935且圖案化遮蔽層935以便僅曝露形成漏極934之區。淺低n 型摻雜區可鄰接溝槽之漏極側，且與第一p型主體區932相比，該淺低n型摻雜區可能更淺。通常，在形成遮蔽層935之前移除遮蔽層929。在一些情況下，遮蔽層929可經修改以產生遮蔽層935。漏極934經植入穿過遮蔽層935之曝露部分，該漏極934在一些情況下為關於第3圖描述之NDD 324。
再次參看第8圖，方法800進一步包括源極區及漏極區中之額外摻雜物(步驟870)。此舉關於第9S圖至第9U圖詳細描述。植入額外摻雜物以在源極處形成n+區940且在漏極處形成另一n+區944。n+區940、n+區944可分別鄰接在源極側及漏極側上之溝槽，例如鄰接溝槽之氧化物。形成n+區940、n+區944通常包括形成適當的遮罩以曝露n+摻雜物待植入之區。隨後將n+摻雜物植入曝露區以在源極及漏極處同時形成兩個n+區。一般而言，n+區940、n+區944為高度摻雜的(相對於NDD 934)，且該n+區940、n+區944為垂直閘極LDMOS電晶體提供低電阻率歐姆接頭。在一些實施中，矽化物層946(諸如金屬矽化物)形成於n+區940、n+區944上方。通常，矽化物層946經形成以提供互連路徑，該等互連路徑具有低電阻率且具有經受隨後之高溫製程之能力。可使用 矽化製程(諸如共蒸發、濺射沉積或化學氣相沉積)形成矽化物層946。隨後移除源極及漏極處之用於植入n+摻雜物之遮罩。
將p+摻雜物進一步植入源極區以形成p+區942。植入p+摻雜物之製程包括形成及圖案化適宜的遮罩，該遮罩在源極處曝露區域，關於第9T圖描述該製程。隨後將p+摻雜物植入曝露區以形成p+區942。p+區942可鄰接n+區940。接著，將矽化物層946形成於p+區942上方，且隨後移除遮罩。在一些實施中，可在形成n+區940及n+區944之前形成源極處之p+區942。在一些實施中，矽化物層946亦形成於多晶矽922上方。此舉可藉由在p+區942或n+區940及n+區944之矽化期間適宜地圖案化遮罩來完成。在一些情況下，亦可圖案化分離的遮罩以在多晶矽922上形成矽化物層946。
現參看第9U圖，圖示在源極、漏極及閘極處形成金屬接頭。金屬接頭952形成於漏極處之矽化物層946上方。同樣地，金屬接頭950及金屬接頭954分別形成於源極及閘極處之矽化物層上方。在一些實施中，形成金屬接頭包括沉積氧化物層(未圖示)及圖案化氧化物以產生凹部，該等凹部界定金屬接頭之位 置。隨後沉積金屬於圖案化氧化物層中，以使得凹部藉由金屬填充。隨後將金屬層平坦化以自除凹部以外之所有位置移除金屬。隨後移除氧化物層以產生如第9U圖中所圖示之金屬接頭。金屬接頭提供自互連線至垂直閘極LDMOS電晶體之連接。
一般而言，存在源極與漏極之間的擊穿電壓與總電阻Rds之間的取捨。較高擊穿電壓通常導致Rds之增加。現參看第10圖，繪圖1000圖示關於垂直閘極LDMOS電晶體的取捨性能與其他裝置相比的實驗結果。曲線1010描繪在閘極處具有5 V之驅動電壓之垂直閘極LDMOS電晶體的實驗結果。曲線1020描繪具有5 V之驅動電壓之氮化鎵(GaN)電晶體的實驗結果。同樣地，曲線1030及曲線1040分別圖示雙極CMOS DMOS裝置及DirectFET®裝置(由El Segundo CA之International rectifier開發)的實驗結果。自第10圖，可觀察到，對於給定擊穿電壓(BV)，垂直閘極LDMOS電晶體在用於實驗之一組裝置中展現最低之Rds。而且，Rds隨著擊穿電壓增加之速率對於垂直閘極LDMOS電晶體而言被認為是極低的。在一些實施中，垂直閘極LDMOS電晶體之擊穿電壓實質上介於範圍10 V至100 V之間。
一般而言，本文所描述之垂直閘極LDMOS電晶體之閘極區為非對稱閘極，該非對稱閘極包括導電材料(例如，多晶矽)區及介電材料(例如，氧化物)區。非對稱閘極可以各種方式製造。下面論述製造非對稱閘極之一些示例性方法中之方法流程。
現參看第11圖，流程圖代表製造垂直閘極LDMOS電晶體(例如，電晶體600)之非對稱閘極之方法1100之示例性步驟。方法1100包括沉積第一遮蔽層於半導體基板(例如，矽基板)之n型井區上(步驟1110)。在第12A圖中示意性地描繪此步驟，其中第一遮蔽層1204沉積於n型井區1202上。為簡潔起見，已自第12A圖至第12K圖中省略基板之剩餘部分。基板可為如第9A圖中所圖示之p型基板302或n型基板。n型井區1202實質上可與上文關於第9A圖描述之n型井區1202相似，第一遮蔽層1204沉積於該n型井區1202上。在一些實施中，n型井區1202可為關於第3圖描述之高電壓n型井HNW 303。
第一遮蔽層1204可具有各種成分。在一些實施中，第一遮蔽層1204由導電材料(諸如多晶矽)組成。在其他一些實施中，第一遮蔽層可由氧化物、氮化物或光阻材料組成。
回看第11圖，方法1100亦包括圖案化第一遮蔽層以界定區域(步驟1120)(或溝槽位置1206，如第12A圖所圖示)，在該區域中，曝露基板之表面及下層n型井區1202之一部分。可(例如)藉由將光阻材料沉積於第一遮蔽層1204上、使用光刻技術圖案化光阻材料及接著使用光阻材料作為遮罩來蝕刻遮蔽層904來完成圖案化。
方法1100亦包括沉積第二遮蔽層於區域或溝槽位置1206上方(步驟1130)。此舉在第12B圖中示意性地圖示，其中第二遮蔽層1208沉積於溝槽位置1206上方，且該第二遮蔽層1208至少部分地沉積於第一遮蔽層1204上方。在一些實施中，第二遮蔽層1208為氮化物，諸如氮化鋁或氮化矽。在其他情況下，第二遮蔽層1208可由導電材料(諸如多晶矽)或介電材料(諸如氧化物)組成。第二遮蔽層1208由不同於第一遮蔽層1204之材料組成。可用各種製造技術(包括(例如)化學氣相沉積(CVD)及濺射沉積)來沉積第一層及第二層。
方法1100進一步包括蝕刻穿過溝槽位置1206之第一部分1207中之第二遮蔽層1208(步驟1140)。此舉在第12C圖中示意性地圖示。在第12C圖之實例 中，第二遮蔽層1208之部分經移除以曝露溝槽位置1206中之n型井區1202之一部分。在一些實施中，使用(例如)幹蝕刻製程(諸如波希製程)移除第二遮蔽層1208之部分。設置蝕刻製程以優先地在向下方向上蝕刻掉第二遮蔽層，以使得第二遮蔽層1208鄰接溝槽位置1206中之第一遮蔽層的一些部分作為殘餘物留下。一般而言，第二遮蔽層1208經蝕刻或在某種程度上以其他方式移除，以使得第二遮蔽層1208不自鄰接溝槽位置1206中之第一遮蔽層的部分移除。該等殘餘部分包括源極側間隔物1209a及漏極側間隔物1209b(一般而言，間隔物1209)。蝕刻移除第二遮蔽層1208以曝露第一遮蔽層1204之頂表面。蝕刻亦移除第二遮蔽層1208在源極側間隔物1209a與漏極側間隔物1209b之間的部分以曝露n型井區1202之頂表面。間隔物1209之寬度可(例如)藉由控制第二遮蔽層1208之厚度來控制。在一些實施中，間隔物1209可允許特徵部件之形成，該等特徵部件比製造方法之微影界限窄。
方法1100亦包括形成第一溝槽於曝露n型井區中(步驟1150)。此舉在第12D圖中示意性地圖示，該第12D圖圖示n型井區1202中之第一溝槽1212。在 一些實施中，可藉由蝕刻出n型井區1202之一部分而在溝槽位置1206處形成第一溝槽1212。在一些實施中，可使用電漿蝕刻製程(諸如反應式離子蝕刻或深層反應式離子蝕刻)完成蝕刻。然而，亦可使用其他蝕刻製程(諸如濕法蝕刻)。間隔物1209及第一遮蔽層1204在第一溝槽1212之蝕刻期間用作遮罩。因此第一溝槽1212形成於兩個間隔物1209a、1209b之間的區中之n型井區1202中。完成蝕刻以使得第一溝槽1212在n型井區中自n型井區之表面延伸至第一深度。可基於垂直閘極LDMOS電晶體之非對稱閘極中之絕緣體(例如，氧化物)的所要深度控制第一深度。在一些實施中，在形成第一溝槽1212後，可形成p型主體630c(上文關於第6圖所描述)之至少一部分。形成p型主體之程序實質上可與上文關於第9D圖至第9E圖及第9P圖至第9Q圖描述之製程相似。舉例而言，形成p型主體可包括首先在關於第9D圖描述之n型井中形成p型區910。隨後可藉由植入n型材料穿過溝槽以形成關於第9E圖描述之p型主體島912來中和植入區之一部分。隨後可形成深p型主體(諸如關於第9P圖描述之區930)及淺p型主體(諸如關於第9Q圖描述之區932)以使整個p型主 體完整，該p型主體自源極區延伸至溝槽下方之區，且該p型主體包括p型主體島。
方法1100亦包括用氧化物填充第一溝槽(步驟1160)。此舉在第12E圖中示意性地圖示，其中第一溝槽1212藉由氧化物1210填充。用氧化物1210填充第一溝槽1212可包括諸如CVD之沉積技術，且可跟隨諸如CMP之平坦化製程(例如)以移除任何覆蓋氧化物及曝露第一遮蔽層之頂表面。可設置平坦化製程以使得間隔物1209之至少一部分為無損傷的。
方法1100進一步包括蝕刻穿過第二遮蔽層以曝露溝槽位置1206之第二部分中之下層n型井區1202(步驟1170)。此舉在第12F圖至第12G圖中示意性地圖示。在此實例中，蝕刻穿過第二遮蔽層實質上相當於蝕刻掉源極側間隔物1209a，且蝕刻穿過第二遮蔽層可包括蝕刻穿過氧化物1210之至少一部分以曝露間隔物1209。因為溝槽位置1206之第二部分1216處於源極側間隔物1209a下方，所以必須在蝕刻第二遮蔽層以曝露溝槽位置1206之第二部分1216前遮蔽第二遮蔽層1208之任何其他部分(包括漏極側間隔物1209b)。可(例如)藉由使用如第12F圖中所圖示之遮罩(例如，標準光阻材料遮罩)1215保護間隔物 1209中之一個間隔物不受蝕刻製程影響來完成此舉。在此實例中，遮罩1215之一個邊緣處於源極側間隔物1209a與漏極側間隔物1209b之間。遮罩1215通常覆蓋漏極側上之第一遮蔽層1204及漏極側間隔物1209b。在此等情況下，只要遮罩1215覆蓋一個間隔物且曝露另一個間隔物，則遮罩1215之各種定位可為可行的。隨後可蝕刻出曝露的間隔物(在此實例中為1209a)，藉此曝露如第12G圖中所圖示之溝槽位置1206之第二部分1216處的n型井區1202。
方法1100亦包括形成第二溝槽於曝露的第二部分處之n型井區中(步驟1180)。此舉在第12H圖中示意性地圖示。實質上與用於形成第一溝槽1212之製程相似，第二溝槽1218可蝕刻於n型井區1202中。第二溝槽自n型井區1202之表面延伸第二深度至n型井區1202中。在一些實施中，第二深度小於與第一溝槽1212相關聯之第一深度。方法1100允許分別控制第一溝槽(該第一溝槽藉由氧化物1210填充)之深度及第二溝槽(該第二溝槽藉由傳導部分1225填充)之深度，藉此促進對非對稱閘極之結構之高度控制。在一些實施中，代替如第12D圖中所圖示之形成第一溝槽之後的植入或除該植入以外，可在形成第 二溝槽1218後形成p型主體630c(上文關於第6圖描述)之至少一部分。形成p型主體之程序實質上可與上文關於第9D圖及第9E圖描述之製程相似。
現參看第12I圖，在形成第二溝槽1218後，可在第二溝槽1218之底部處形成熱氧化物層1219以作為第二溝槽1218與n型井區1202之間(亦即，在第二溝槽之源極側上)的邊界。熱氧化物層1219亦可延伸至鄰近第二溝槽1218之側壁1221的區，該側壁1221鄰接n型井區1202。通常，第二溝槽1218之底部附近的熱氧化物層1219之厚度大於在側壁附近之厚度。在一些實施中，可藉由在熱氧化之前形成遮蔽層於側壁1221上來使在第二溝槽1218之底部處之熱氧化物1219之厚度大於在側壁1221附近之厚度。舉例而言，氮化物層可(例如)藉由各向異性蝕刻而形成於側壁1221上而不形成於第二溝槽1218之底部處，該各向異性蝕刻自底部而非側壁1221剝去氮化物。氮化物層抑制側壁之氧化，以使得溝槽底部之氧化比側壁1221附近之氧化更厚。儘管第12I圖之實例將第二溝槽1218之底部附近之熱氧化物1219的厚度圖示為與氧化物1210之深度一致，但氧化物1210之深度可大於或小於熱氧化物1219之深度。
方法1100亦可包括藉由用導電材料填充第二溝槽來形成非對稱垂直閘極(步驟1190)。在一些實施中，可在用導電材料填充第二溝槽之前移除形成於側壁1221上之遮蔽層(例如，氮化物)(例如，藉由蝕刻製程)。在第12J圖至第12K圖中示意性地圖示非對稱閘極1224之形成。如第12J圖所圖示，第二溝槽由導電層1222填充。在一些實施中，使用諸如電化學沉積(ECD)或物理氣相沉積(PVD)之製程來用導電材料填充第二溝槽。然而，亦可使用沉積導電材料之其他方法。熱氧化物1219及氧化物1210一起形成閘極氧化物1223。在一些實施中，導電層1222為多晶矽。
非對稱閘極1224之形成亦包括移除第一遮蔽層1204、源極側間隔物1209a以及導電層1222之部分，該導電層1222在n型井區1202中之基板之頂表面上方延伸。此舉可(例如)使用諸如CMP之平坦化製程完成。可執行平坦化直至曝露n型井區1202之頂表面。在移除以上部分後，形成非對稱閘極1224，該非對稱閘極1224包括閘極氧化物1223及傳導部分1225。應注意，另一介電材料可用來代替閘極氧化物1223。閘極氧化物1223及傳導部分1225實質上可與 上文關於第4圖描述之介電質415及傳導部分410相似。
現參看第13圖，流程圖代表製造垂直閘極LDMOS電晶體(例如，電晶體600)之非對稱閘極之另一方法1300之示例性步驟。方法1300包括沉積第一遮蔽層於矽基板上之n型井區上(步驟1310)。該方法亦包括圖案化第一遮蔽層以界定區域(步驟1315)。在第14A圖中示意性地圖示該等步驟，其中第一遮蔽層1404沉積於n型井區1402上。請注意，為簡潔起見，已自第14A圖至第14L圖省略基板。在步驟1315中所界定之區域可被稱為溝槽位置1406。在一些實施中，步驟1310及步驟1315實質上可與上文關於第11圖分別描述之步驟1110及步驟1120相似。在一些實施中，第一遮蔽層1404可由氧化物組成。或者，第一遮蔽層1404可由氮化物(諸如氮化矽)組成。
方法1300亦包括沉積第二遮蔽層於區域或溝槽位置1406上方(步驟1320)及蝕刻穿過第二遮蔽層以曝露第一部分處之n型井區(步驟1325)。在第14B圖及第14C圖中示意性地圖示該等步驟。第二遮蔽層不同於第一遮蔽層。舉例而言，若第一遮蔽層1404為氧化物，則第二遮蔽層可為氮化物，諸如氮化鋁或 氮化矽。作為另一實例，若第一遮蔽層1404為氮化物，則第二遮蔽層可為氧化物。界定第二遮蔽層之步驟實質上可與上文關於第11圖及第12B圖描述之步驟1130相似。曝露第一部分1416中之n型井區1402可包括形成第二遮蔽層之源極側間隔物1409a及漏極側間隔物1409b(一般而言，間隔物1409)及蝕刻出間隔物以曝露第一部分1416。實質上與關於第12C圖及第12F圖描述的相似，形成源極側間隔物1409a及漏極側間隔物1409b以及蝕刻源極側間隔物1409a可分別地實施。因為第一部分1416處於源極側間隔物1409a下方，所以必須在蝕刻前遮蔽漏極側間隔物1409b。此舉可(例如)藉由使用第14B圖中所圖示之遮罩1415以保護漏極側間隔物1409b不受蝕刻製程影響來完成。在一些實施中，遮罩1415實質上與上文關於第12F圖描述之遮罩1215相似。
方法1300亦包括形成第一溝槽於溝槽位置之第一部分處之曝露n型井區中(步驟1330)。此舉在第14D圖中示意性地圖示，該第14D圖圖示n型井區1402中之第一溝槽1417。第一溝槽1417之形成實質上可與上文關於第12D圖描述的相似地實施。在此實例中，如第14D圖中所圖示，第一溝槽1417跨越除了 漏極側間隔物1409b下方之部分的溝槽位置1406之寬度。
現參看第14E圖，在形成第一溝槽1417後，可在第一溝槽1417周圍形成熱氧化物層1407。熱氧化物層1407充當第一溝槽1417與n型井區1402之間的邊界。通常，第一溝槽1417之底部附近的熱氧化物層1407之厚度大於側壁附近之厚度。在一些實施中，可藉由在熱氧化之前形成遮蔽層於側壁上來使在第一溝槽1417之底部處之熱氧化物1407之厚度大於在側壁附近之厚度。舉例而言，氮化物層可形成於側壁1221上(且不形成於第二溝槽1218之底部處)，以使得溝槽之底部之氧化多於側壁附近之氧化。在一些實施中，可在形成第一溝槽1417後形成p型主體630c(上文關於第6圖描述)之至少一部分。形成p型主體之程序實質上可與上文關於第9D圖至第9E圖描述之製程相似。
方法1300亦包括用第一閘極材料填充第一溝槽(步驟1335)。本文所描述之非對稱閘極通常由導電材料及介電材料組成。因此，在一些實施中，第一閘極材料為導電材料(諸如多晶矽)。或者，第一閘極材料可為介電材料(諸如氧化物)。此舉在第14F圖至第 14G圖中示意性地圖示。在一些實施中，諸如ECD或PVD之製程可用以用第一閘極材料1410填充第一溝槽。然而，亦可使用其他方法以沉積第一閘極材料1410。如第14G圖中所圖示，蝕刻掉沉積之第一閘極材料1410之至少一部分以曝露第二遮蔽層之一部分(例如，漏極側間隔物1409b)。
方法1300進一步包括蝕刻穿過第二遮蔽層以曝露溝槽位置1406之第二部分中之下層n型井區1202(步驟1340)。此舉在第14H圖中示意性地圖示。在一些實施中，第二部分1413實質上與第一部分1416不重疊。蝕刻穿過第二遮蔽層可包括蝕刻穿過漏極側間隔物1409b。
方法1300亦包括沉積第三遮蔽層於區域或溝槽位置1406上方(步驟1345)及蝕刻穿過第三遮蔽層之一部分以曝露第一部分處之第一閘極材料(步驟1350)。在第14I圖及第14J圖中示意性地圖示該等步驟。在一些實施中，第三遮蔽層可由與第二遮蔽層實質上相同之材料組成。沉積第三遮蔽層之步驟實質上可為與上文關於第11圖及第12B圖描述之步驟1130相似。曝露第一閘極材料1410可包括在某種程度上蝕刻出第三遮蔽層以使得第三遮蔽層之另一源極側 間隔物1419a及另一漏極側間隔物1419b(一般而言，間隔物1419)形成於第一閘極材料1410之曝露區之任一側。在一些實施中，所利用之蝕刻製程實質上可與上文關於第14B圖描述之製程相似。
方法1300亦包括自曝露部分移除第一閘極材料1410之一部分以形成第二溝槽(步驟1355)。此舉在第14J圖中示意性地圖示。可(例如)藉由蝕刻製程移除第一閘極材料來形成第二溝槽1412。間隔物1419充當蝕刻製程中之遮罩，且間隔物1419可用於決定第二溝槽1412之尺寸。因此，第二溝槽1412形成於源極側間隔物1419與漏極側間隔物1419之間。在一些實施中，間隔物1419可允許第二溝槽比製造方法之微影界限窄。
方法1300進一步包括用第二閘極材料填充第二溝槽(步驟1160)以形成非對稱閘極。第二閘極材料不同於第一閘極材料。舉例而言，若第一閘極材料為導電材料，則第二閘極材料為介電質(諸如氧化物)。在另一實例中，若第一閘極材料為介電質，則第二閘極材料為導電材料(諸如多晶矽)。此舉在第14K圖至第14L圖中示意性地圖示。如第14K圖中所圖示，用第二閘極材料1414填充第二溝槽1412可包括(例 如)使用沉積技術(諸如CVD)沉積第二閘極材料1414層。如第14L圖所圖示，第二閘極材料層1414之沉積可跟隨諸如CMP之平坦化製程以產生非對稱閘極1418。
現參看第15圖，流程圖代表製造垂直閘極LDMOS電晶體(例如，電晶體600)之非對稱閘極之另一方法1500之示例性步驟。方法1500包括沉積遮蔽層於矽基板上之n型井區上(步驟1510)。該方法亦包括圖案化第一遮蔽層以界定區域(步驟1520)。在第14A圖中示意性地圖示該等步驟，其中遮蔽層1604沉積於n型井區1602上，且該遮蔽層1604經圖案化以界定標記為溝槽位置1606之區域。為簡潔起見，已自第14A圖至第14L圖省略基板。在一些實施中，步驟1510及步驟1520實質上與上文關於第11圖分別描述之步驟1110及步驟1120相似。在一些實施中，遮蔽層可由氮化物組成。
方法1500亦包括形成第一溝槽於區域或溝槽位置中(步驟1530)。在第16B圖中示意性地圖示此步驟，且此步驟實質上可與上文關於第11圖描述之步驟1150相似。在一些實施中，可在形成第一溝槽1617後形成p型主體630c(上文關於第6圖描述)之至少 一部分。形成p型主體之程序實質上可與上文關於第9D圖及第9E圖描述之製程相似。
如第16C圖中所圖示，實質上與上文關於第14E圖描述的相似，熱氧化物層1607可形成於第一溝槽1617周圍。隨後，用導電材料填充溝槽(步驟1540)。此舉在第16D圖及第16E圖中示意性地圖示，且可(例如)如關於第14F圖描述的來完成此舉。用導電材料1610填充第一溝槽1617可包括沉積步驟和隨後的平坦化。如第16E圖中所圖示，蝕刻掉所沉積導電層1610之至少一部分。在一些實施中，經蝕刻部分之深度實質上等於遮蔽層1604之厚度。
方法1500進一步包括沉積氧化物層於區域上方(步驟1550)。此舉在第16F圖中示意性地圖示，其中氧化物層1612沉積於第一遮蔽層以及導電層1610上方。方法1500進一步包括蝕刻穿過氧化物層1612以曝露導電層1610之一部分(步驟1560)。此舉在第16G圖及第16H圖中示意性地圖示。在第16G圖之實例中，氧化物層1612之部分經移除以在某種程度上曝露導電層1610之一部分，以便形成殘餘源極側間隔物1609a及漏極側間隔物1609b(一般而言為1609)。在一些實施中，在濕法蝕刻製程中使用(例 如)緩衝氫氟酸(HF)溶液移除氧化物層1612之部分。然而，亦可使用諸如電漿蝕刻之其他製程。如第16H所圖示，曝露導電層1610之部分可進一步包括藉由實質上如上文關於第12F圖描述般遮蔽間隔物1609中之一個間隔物來移除另一個間隔物。在一些實施中，用於此製程之遮罩1615可由光阻材料或其他阻隔材料組成。
方法1500進一步包括自曝露部分移除導電材料以形成第二溝槽(步驟1570)。此舉關於第16I圖示意性地圖示，其中藉由移除導電層1610之一部分來形成第二溝槽1613。在一些實施中，實質上可如關於第14J圖所描述般完成導電層之移除。方法1500亦包括用氧化物填充第二溝槽(步驟1580)。此舉在第16J圖及第16K圖中示意性地圖示，且在一些實施中，此舉實質上可如關於第14K圖及第14L圖描述般來完成。
第17A圖及第17B圖分別圖示如降壓轉換器(諸如第1圖及第2圖中所圖示之降壓轉換器)中所用之低壓側電晶體42及高壓側電晶體40之實例。在一些實施中，高壓側電晶體40(第17B圖)可能需要隔離，而低壓側電晶體42(第17A圖)可實施為較簡單之 結構。在第17A圖中所圖示之實例中，低壓側電晶體42實施為在基板302上方具有p-resurf層675之簡單結構。與p型主體相比，p-resurf層675通常具有較低摻雜物濃度。p型主體630與p-resurf 675之間的區實施為NDD區324之延伸部1715。在第17A圖中所圖示之實例中，p型主體630之電位實質上與基板302之電位相同。然而，高壓側電晶體40(第17B圖)可能需要隔離，且高壓側電晶體40因此包括p-resurf 675與基板302之間的DNW 678。此情況允許p型主體630處於不同於基板302之電位。在一些實施中，第17A圖及第17B圖之p-resurf 675可連接至p型主體630(例如，如第6E圖中所圖示之p型主體630)。
低壓側電晶體42及高壓側電晶體40之其他結構亦為可行的。在一些實施中，亦可使用第6A圖至第6E圖中所描繪之示例性結構之各種組合。舉例而言，簡單結構(諸如第6B圖中所圖示之結構)可用於低壓側電晶體42，而第6A圖及第6C圖至第6E圖中所圖示之結構中之任一結構可用於高壓側電晶體40。在一些實施中，第6A圖及第6C圖至第6E圖中所圖示之結構亦可用於低壓側電晶體42。
對電晶體之結構之進一步修改亦為可行的。在第18A圖及第18B圖中圖示此等修改之實例，該第18A圖及該第18B圖分別描繪低壓側電晶體42及高壓側電晶體40。在第18A圖及第18B圖之實例中，額外p型箝位區1815提供於p-resurf 675與n型漏極延伸部1715之分界面處。與p-resurf 675相比，p型箝位區1815具有更高摻雜濃度。p型箝位區1815可位於(例如)NDD 324垂直下方之電晶體之漏極側上。p型摻雜p型箝位區1815可用以移動擊穿區之位置遠離漏極與源極之間的電流路徑。p型箝位區1815可用以引起NDD區324與p-resurf 675之間的區中的擊穿。在一些實施中，此舉可改良電晶體在裝置操作期間的長期穩定性。
在一些實施中，裝置可在低壓側區具有一個以上低壓側電晶體42，且該裝置在高壓側區具有一個以上高壓側電晶體40。在此等情況下，可一起隔離複數個高壓側電晶體。第19圖圖示此裝置1900之實例，該裝置1900包括低壓側區1910及高壓側區1915。在此實例中，低壓側區1910不與基板302隔離，該低壓側區1910由在側面上之p型下沉層1920圍繞。高壓側區1915藉由側面上之N型下沉層1925及p-resurf 675 下方之DNW 678與基板302及低壓側區1910隔離。可經由DNW 678下方之可選NBL 668提供額外隔離。與DNW 678相比，n型下沉1925及NBL 668通常為較重n型摻雜的。與溝槽下方之p-resurf 675或任何其他p型層相比，p型下沉1920通常為較重p型摻雜的。在較低壓側區(或電晶體)不需要隔離之實施中，可使用如第19圖中所圖示之結構改良整體裝置1900之裝置間距。
第20A圖圖示示例性垂直LDMOS電晶體2000之示意性橫截面視圖，且第20B圖圖示示例性裝置2002之俯視圖，該示例性裝置2002使用垂直LDMOS電晶體。第20A圖中所圖示之電晶體2000實質上可與第4圖中所描繪之電晶體400相似。在一些實施中，電晶體2000實質上可與第6A圖至第6E圖中所圖示之電晶體中之任一電晶體相似。在一些實施中，電晶體2000之源極區406可具有兩個分離的源極電極425a(下文被稱為p+源極電極)及425b(下文被稱為n+源極電極)，該源極電極425a及源極電極425b(而非第4圖中所描繪之單一源極電極425)分別接觸p+區328及n+區326。在一些實施中，單一源極電極425可用於減小低電力交換應用中之單元間距。參看第 20B圖，裝置2002可包括垂直LDMOS電晶體陣列，其中來自兩個鄰近陣列之不同電晶體之n+源極電極425b沿兩條間隔線2005及2010對準，且漏極電極430在圖示圖示之漏極區404中彼此對準。閘極電極(未圖示)定位於陣列之源極區與漏極區之間的閘極區408中。第20B圖亦圖示裝置2002之源極區之寬度。
在一些實施中，減小源極區之寬度，藉此進一步改良單元間距。第21A圖圖示垂直LDMOS電晶體之示例性實施之示意性橫截面視圖，其中藉由定位p+ 328於n+ 326下方來減小源極區之寬度。此舉需要p+電極2105延伸穿過n+層以接觸p+ 328。第21B圖圖示裝置2100之俯視圖，該裝置2100使用第21A圖中圖示之電晶體。分離n+電極2110可經提供用於接觸第21B圖中所圖示之n+ 326。p+電極2105及n+電極2110可沿第21B圖中所圖示之相同線對準。因此，在裝置2100中，n+區326及p+區328佈置為一個在另一個之上方，如平行於軸線之平行線性條紋般，且相應電極2110及電極2105沿軸線(例如)以交替方式間隔開。將p+區328定位於n+326下方減小源極開口之寬度且因此減小裝置之單元間距。在一些實施中，除 了p+區328及n+區326之定位，第21A圖中所描繪之電晶體實質上可與第4圖或第6A圖至第6E圖中所圖示之電晶體中之任一電晶體相似。
p+ 328亦可放置於非垂直LDMOS電晶體中之n+ 326之下方。第22圖圖示p+ 328組裝於橫向電晶體中之n+ 326下方之實例，該橫向電晶體實質上與第3圖中所描繪之電晶體300相似。此實例可用以減小使用此橫向LDMOS電晶體之裝置中的單元間距。
已描述許多實施。然而，將瞭解，可作出各種修改而不脫離本發明之精神與範疇。舉例而言，在以上實施中描述之n型井區(該n型井區可藉由摻雜p型基板來製造)可由n型材料代替。在此等情況下，垂直閘極LDMOS電晶體或裝置可組裝於n型基板上。儘管描述了降壓轉換器，但垂直閘極LDMOS電晶體可用於另一類型之轉換器(例如，升壓轉換器或降壓升壓轉換器)中或用於除了電力轉換器之裝置中。其他實施例屬以下專利申請範圍之範疇中。
10‧‧‧交換調整器
12‧‧‧第一高DC輸入電壓源
4‧‧‧負載
16‧‧‧交換電路
18‧‧‧控制器
20‧‧‧輸入端子
22‧‧‧中間端子
24‧‧‧輸出端子
26‧‧‧輸出濾波器
30‧‧‧第一控制線
32‧‧‧第二控制線
40‧‧‧第一電晶體
42‧‧‧第二電晶體
44‧‧‧感應器
46‧‧‧電容器
80‧‧‧高壓側驅動器
82‧‧‧低壓側驅動器
84‧‧‧控制線
86‧‧‧控制線
200‧‧‧降壓轉換器
206‧‧‧感應器
212‧‧‧本質內接二極體
214‧‧‧本質內接二極體
300‧‧‧電晶體
302‧‧‧基板
303‧‧‧高壓n型井/HNW
304‧‧‧漏極區
306‧‧‧源極區
308‧‧‧閘極區
310‧‧‧第一閘極區
312‧‧‧第二閘極區
314‧‧‧導電層
316‧‧‧介電層
316a‧‧‧薄氧化物層
316b‧‧‧厚氧化物層
317‧‧‧源極電極
318‧‧‧導電層
320‧‧‧厚氧化物層
322‧‧‧n+區
324‧‧‧n型摻雜淺漏極/NDD
326‧‧‧n型摻雜n+區
328‧‧‧p型摻雜p+區
330‧‧‧p型主體
400‧‧‧垂直閘極LDMOS電晶體
404‧‧‧漏極區
406‧‧‧源極區
408‧‧‧閘極區
410‧‧‧傳導部分
412‧‧‧溝槽
415‧‧‧介電質
420‧‧‧傳導電極
422‧‧‧矽化物層
425‧‧‧源極側電極
427‧‧‧矽化物層
425a‧‧‧源極電極
425b‧‧‧源極電極
430‧‧‧漏極電極
505‧‧‧繪圖
515‧‧‧繪圖
525‧‧‧線
530‧‧‧繪圖
450‧‧‧間隙
600‧‧‧電晶體
630a‧‧‧p型主體
630b‧‧‧p型主體
630c‧‧‧p型主體
665‧‧‧p型磊晶層/p-epi
668‧‧‧高傳導性N埋層/NBL
675‧‧‧p型降低表面電場(RESURF)層/p-resurf
678深N型井(DNW)層
705‧‧‧繪圖
710‧‧‧圖例
715‧‧‧線
720‧‧‧繪圖
730‧‧‧喙狀突出部
800‧‧‧方法
810‧‧‧步驟
820‧‧‧步驟
830‧‧‧步驟
840‧‧‧步驟
850‧‧‧步驟
860‧‧‧步驟
870‧‧‧步驟
902‧‧‧n型井
904‧‧‧遮蔽層
906‧‧‧溝槽位置
908‧‧‧溝槽
910‧‧‧p型區
912‧‧‧p型島
914‧‧‧熱氧化物層
916‧‧‧氮化物層
918‧‧‧加厚氧化物區
920‧‧‧多晶矽層
922‧‧‧多晶矽
924‧‧‧遮蔽層
926‧‧‧曝露區
928‧‧‧氧化物
929‧‧‧遮蔽層
930‧‧‧深p型主體
932‧‧‧淺p型主體
934‧‧‧淺低n型摻雜區
935‧‧‧遮蔽層
940‧‧‧n+區
944‧‧‧n+區
946‧‧‧矽化物層
950‧‧‧金屬接頭
952‧‧‧金屬接頭
954‧‧‧金屬接頭
1000‧‧‧繪圖
1010‧‧‧曲線
1020‧‧‧曲線
1030‧‧‧曲線
1040‧‧‧曲線
1100‧‧‧方法
1110‧‧‧步驟
1120‧‧‧步驟
1130‧‧‧步驟
1140‧‧‧步驟
1150‧‧‧步驟
1160‧‧‧步驟
1170‧‧‧步驟
1180‧‧‧步驟
1190‧‧‧步驟
1202‧‧‧n型井區
1204‧‧‧第一遮蔽層
1206‧‧‧溝槽位置
1207‧‧‧第一部分
1209‧‧‧間隔物
1209a‧‧‧間隔物
1209b‧‧‧間隔物
1212‧‧‧第一溝槽
1210‧‧‧氧化物
1215‧‧‧遮罩
1216‧‧‧第二部分
1218‧‧‧第二溝槽
1219‧‧‧熱氧化物
1221‧‧‧側壁
1222‧‧‧導電層
1223‧‧‧閘極氧化物
1224‧‧‧非對稱閘極
1225‧‧‧傳導部分
1300‧‧‧方法
1310‧‧‧步驟
1315‧‧‧步驟
1320‧‧‧步驟
1325‧‧‧步驟
1330‧‧‧步驟
1335‧‧‧步驟
1340‧‧‧步驟
1345‧‧‧步驟
1350‧‧‧步驟
1355‧‧‧步驟
1360‧‧‧步驟
1402‧‧‧n型井
1404‧‧‧第一遮蔽層
1406‧‧‧溝槽位置
1409‧‧‧間隔物
1409a‧‧‧間隔物
1409b‧‧‧間隔物
1410‧‧‧第一閘極材料
1412‧‧‧第二溝槽
1414‧‧‧第二閘極材料
1415‧‧‧遮罩
1416‧‧‧第一部分
1417‧‧‧第一溝槽
1407‧‧‧熱氧化物層
1413‧‧‧第二部分
1418‧‧‧非對稱閘極
1419‧‧‧間隔物
1419a‧‧‧間隔物
1419b‧‧‧間隔物
1500‧‧‧方法
1510‧‧‧步驟
1520‧‧‧步驟
1530‧‧‧步驟
1540‧‧‧步驟
1550‧‧‧步驟
1560‧‧‧步驟
1570‧‧‧步驟
1580‧‧‧步驟
1602‧‧‧n型井
1604‧‧‧遮蔽層
1606‧‧‧溝槽位置
1607‧‧‧熱氧化物層
1609‧‧‧間隔物
1609a‧‧‧間隔物
1609b‧‧‧間隔物
1610‧‧‧導電層
1612‧‧‧氧化物層
1613‧‧‧第二溝槽
1615‧‧‧第二氧化物層
1616‧‧‧非對稱閘極
1617‧‧‧第一溝槽
1715‧‧‧N型漏極延伸部
1815‧‧‧P型箝位區
1900‧‧‧裝置
1910‧‧‧低壓側區
1915‧‧‧高壓側區
1920‧‧‧p型下沉層
1925‧‧‧N型下沉層
2000‧‧‧垂直LDMOS電晶體
2002‧‧‧裝置
2005‧‧‧間隔線
2010‧‧‧間隔線
2100‧‧‧裝置
2105‧‧‧p+電極
2110‧‧‧n+電極
Vin‧‧‧電壓
VCONTROL‧‧‧電壓
VGATE1‧‧‧電壓
VGATE2‧‧‧電壓
VOUT‧‧‧電壓
Vx‧‧‧電壓
I‧‧‧電流
L‧‧‧長度
C‧‧‧電容
R‧‧‧電阻
Lg1‧‧‧長度
Lg2‧‧‧長度
Lch‧‧‧長度
Rchannel‧‧‧電阻
Rdrift‧‧‧電阻
Twidth‧‧‧寬度
Tdepth‧‧‧深度
Rdain1‧‧‧電阻
Rdain2‧‧‧電阻
Rdain3‧‧‧電阻
T'width‧‧‧寬度
將在下文中結合附加圖式描述示例性實施，其中相同符號表示相同元件，且其中：
第1圖為降壓轉換器的電路圖。
第2圖為降壓轉換器的簡化電路圖。
第3圖為LDMOS電晶體的示意性橫截面視圖。
第4圖為具有垂直閘極之LDMOS電晶體(或簡稱為「垂直閘極LDMOS電晶體」)的示意性橫截面視圖。
第5A圖為圖示示例性垂直閘極LDMOS電晶體中之電流線的示意圖。
第5B圖為圖示示例性垂直閘極LDMOS電晶體中之電位梯度的示意圖。
第5C圖為圖示示例性垂直閘極LDMOS電晶體中之電場分佈的示意圖。
第6A圖至第6E圖為垂直閘極LDMOS電晶體之示意性橫截面視圖的實例。
第7A圖為圖示示例性垂直閘極LDMOS電晶體中之電位梯度的圖式。
第7B圖為圖示示例性垂直閘極LDMOS電晶體中之電場分佈的圖式。
第8圖為圖示垂直閘極LDMOS電晶體之製造步驟的流程圖。
第9A圖至第9U圖為各個製造階段中之垂直閘極LDMOS電晶體之示意性橫截面視圖。
第10圖為將垂直閘極LDMOS電晶體之效能與其他 裝置對比之圖表。
第11圖為圖示垂直閘極LDMOS電晶體之非對稱閘極之示例性製造步驟的流程圖。
第12A圖至第12K圖為在示例性製造方法之各個階段中，垂直閘極LDMOS電晶體之非對稱閘極的示意性橫截面視圖。
第13圖為圖示垂直閘極LDMOS電晶體之非對稱閘極之示例性製造步驟的流程圖。
第14A圖至第14L圖為在示例性製造方法之各個階段中，垂直閘極LDMOS電晶體之非對稱閘極的示意性橫截面視圖。
第15圖為圖示垂直閘極LDMOS電晶體之非對稱閘極之示例性製造步驟的流程圖。
第16A圖至第16K圖為在示例性製造方法之各個階段中，垂直閘極LDMOS電晶體之非對稱閘極的示意性橫截面視圖。
第17A圖至第17B圖為降壓轉換器中之示例性垂直閘極LDMOS電晶體的示意性橫截面視圖。
第18A圖至第18B圖為降壓轉換器中之示例性垂直閘極LDMOS電晶體的示意性橫截面視圖。
第19圖為降壓轉換器之實例的示意性橫截面視圖。
第20A圖為垂直閘極LDMOS電晶體的示意性橫截面視圖。
第20B圖為裝置的示意性俯視圖，該裝置包括垂直閘極LDMOS電晶體之陣列。
第21A圖為垂直閘極LDMOS電晶體的示意性橫截面視圖。
第21B圖為裝置之一部分的示意性俯視圖，該裝置包括垂直閘極LDMOS電晶體之陣列。
第22圖為LDMOS裝置的示意性橫截面視圖。
302‧‧‧基板
303‧‧‧高壓n型井/HNW
322‧‧‧n+區
324‧‧‧n型摻雜淺漏極/NDD
326‧‧‧n型摻雜n+區
328‧‧‧p型摻雜p+區
404‧‧‧漏極區
406‧‧‧源極區
408‧‧‧閘極區
415‧‧‧介電質
422‧‧‧矽化物層
425‧‧‧源極側電極
427‧‧‧矽化物層
430‧‧‧漏極電極
450‧‧‧間隙
600‧‧‧電晶體
630a‧‧‧p型主體
630b‧‧‧p型主體
630c‧‧‧p型主體

Claims (95)

  1. 一種電晶體，該電晶體包含：一n型井區，該n型井區植入至一基板之一表面中；該n型井區中之一溝槽，該溝槽具有一第一側及一相對的第二側，該溝槽自該表面延伸至一第一深度，該溝槽包含：該溝槽中之一導電材料閘極，及介電材料，該介電材料填充未被該導電材料填充之該溝槽之一體積；一第一區中之一p型材料，該第一區在該n型井區中自一第二深度延伸至一第三深度，其中該第二深度及該第三深度中之每一深度大於該第一深度；一源極區，該源極區處於該溝槽之該第一側上，該源極區包括一p型主體區，其中一n+區及一p+區植入於該p型主體區中；及一漏極區，該漏極區處於該溝槽之該第二側上，該漏極區包含一n+區。
  2. 如請求項1所述之電晶體，其中該閘極距該溝槽之該第一側之一距離小於該閘極距該溝槽之該第二側之一距離。
  3. 如請求項1所述之電晶體，其中該電晶體之一擊穿電 壓實質上介於一範圍10 V至100 V之間。
  4. 如請求項1所述之電晶體，其中該導電材料為多晶矽。
  5. 如請求項1所述之電晶體，其中該介電材料為一氧化物。
  6. 如請求項1所述之電晶體，其中該第一區處於該溝槽下方，且該第一區之一寬度大於該溝槽之一寬度。
  7. 如請求項1所述之電晶體，其中該第一區及該源極區界定一通道，一電流經由該通道圍繞該溝槽自該源極區流向該漏極區。
  8. 如請求項1所述之電晶體，其中該第一區中之該p型材料之一濃度低於該p型主體區中之該p型材料之一濃度。
  9. 如請求項8所述之電晶體，其中該p型主體區包括一深p型主體區及一淺p型主體區，與該深p型主體區相比，該淺p型主體區距該表面更近，且該淺p型主體區具有一更高濃度之該p型材料。
  10. 如請求項1所述之電晶體，其中該p型主體區自該表面延伸至該第一區。
  11. 如請求項1所述之電晶體，該電晶體包含一閘極電極，該閘極電極與該溝槽中之該導電材料閘極電氣接觸。
  12. 如請求項11所述之電晶體，該電晶體包含一矽化物層，該矽化物層處於該閘極電極與該溝槽中之該導電材料閘極之間。
  13. 如請求項1所述之電晶體，其中該p型主體之該p+區處於該p型主體之該n+區下方。
  14. 如請求項13所述之電晶體，該電晶體包含一第一源極電極及一第二源極電極，該第一源極電極與該p+區接觸，且該第二源極電極與該n+區接觸。
  15. 如請求項1所述之電晶體，其中該第一區中之該p型材料為一磊晶層之一部分。
  16. 如請求項15所述之電晶體，該電晶體包含一n型材料層，該n型材料層處於該磊晶層與該基板之間。
  17. 如請求項1所述之電晶體，其中該第一區中之該p型材料為一降低表面電場(reduced surface field；RESURF)層之一部分。
  18. 如請求項17所述之電晶體，該電晶體包含一n型材料層，該n型材料層處於該RESURF層與該基板之間。
  19. 一種製造一電晶體之方法，該方法包含以下步驟：將一n型井區植入至一基板之一表面中；形成一溝槽於該n型井中，以使得該溝槽之一長度在該n型井區中自該n型井區之該表面延伸至一第一深 度，且該溝槽之一寬度自該n型井之該表面上之一第一側延伸至該n型井上之該表面上之一第二側；將一p型材料植入於一第一區中，該第一區在該n型井中自一第二深度延伸至一第三深度，其中該p型材料經植入以該第一深度穿過該溝槽之一底部，且該第二深度及該第三深度中之每一深度大於該第一深度；將一n型材料植入於該n型井中之一第二區中，以使得該第二區自該溝槽之該底部延伸至該第一區，其中該n型材料經植入以該第一深度穿過該溝槽之該底部；形成一導電材料非對稱閘極於該溝槽中，以使得該非對稱閘極距該溝槽之該第一側之一距離小於該非對稱閘極距該溝槽之該第二側之一距離；藉由一氧化物填充未被該非對稱閘極覆蓋的該溝槽之一體積；將一p型主體區植入至該電晶體之一源極區中，以使得該p型主體區自該n型井之該表面延伸至該第一區，其中該源極區處於該溝槽之該第一側處；將一n+區及一p+區植入至該電晶體之該源極區中之該p型主體區中；及將一n+區植入至該電晶體之一漏極區中，其中該漏極區處於該溝槽之該第二側處。
  20. 如請求項19所述之方法，其中設置將該n型材料植入於該第二區中之步驟以使得與該p型主體相比，該第二區具有一更低濃度的p型材料。
  21. 如請求項20所述之方法，該方法進一步包含以下步驟：藉由該植入之n型材料充分地中和該第二區中之該p型材料。
  22. 如請求項19所述之方法，其中形成該溝槽之步驟進一步包含以下步驟：沉積一遮蔽層於該n型井區上；圖案化該遮蔽層以為該溝槽界定一位置；及在該位置處蝕刻出該n型井區之一部分。
  23. 如請求項19所述之方法，其中使用一植入束將該p型材料植入於該第一區中，該植入束具有介於0度至30度之間的一植入角度及介於50 KeV至500 KeV之間的一植入能量。
  24. 如請求項19所述之方法，其中使用一植入束將該n型材料植入於該第二區中，該植入束具有介於0度至30度之間的一植入角度及介於50 KeV至450 KeV之間的一植入能量。
  25. 如請求項19所述之方法，其中形成該非對稱閘極之步驟進一步包含以下步驟：氧化該溝槽以增加該溝槽 之該底部處的該氧化物之一厚度。
  26. 如請求項25所述之方法，該方法進一步包含以下步驟：形成一氮化物層於該溝槽之實質垂直壁上，該氮化物層設置為至少部分地阻止該等壁之氧化。
  27. 如請求項19所述之方法，其中植入該p型主體區之步驟進一步包含以下步驟：形成一遮蔽層且圖案化該遮蔽層以曝露該基板之該表面上之一區，該p型主體區經由該區而形成；使用一植入束植入一深p型主體區，該植入束具有一第一角度及一第一能量；及使用一植入束植入一淺p型主體區，該植入束具有一第二角度及一第二能量，其中該第二角度大於該第一角度，且該第二能量小於該第一能量。
  28. 如請求項27所述之方法，其中與該深p型主體相比，該淺p型主體具有一更高合成植入物濃度。
  29. 如請求項19所述之方法，該方法進一步包含以下步驟：在該源極區、該閘極區及該漏極區處形成金屬接頭。
  30. 一種製造一橫向擴散金氧半場效(LDMOS)電晶體中之一垂直閘極區之方法，該方法包含以下步驟：沉積一第一遮蔽層於一n型井區上，該n型井區植入於 一基板上；圖案化該第一遮蔽層以界定一區域；沉積一第二遮蔽層於該區域上方；蝕刻穿過該區域之一第一部分中之該第二遮蔽層以曝露該n型井區；蝕刻該曝露n型井區以形成一第一溝槽，以使得該第一溝槽在該n型井區中自該n型井區之一表面延伸至一第一深度；用一氧化物填充該第一溝槽；蝕刻穿過該區域之一第二部分中之該第二遮蔽層以曝露該n型井區；形成一第二溝槽於該n型井區中，以使得該第二溝槽鄰接該第一溝槽，且該第二溝槽在該n型井區中自該n型井區之該表面延伸至一第二深度，該第二深度小於該第一深度；及藉由用一導電材料填充該第二溝槽來形成該LDMOS電晶體之一非對稱垂直閘極。
  31. 如請求項30所述之方法，該方法進一步包含以下步驟：在用該導電材料填充該第二溝槽之前，氧化該第二溝槽之一底部。
  32. 如請求項31所述之方法，該方法進一步包含以下步 驟：在氧化該第二溝槽之該底部之前，沉積一氮化物層於該第二溝槽之一側壁上，其中該側壁鄰接該n型井區。
  33. 如請求項30所述之方法，其中該第一遮蔽層包含一導電材料。
  34. 如請求項33所述之方法，其中該導電材料為多晶矽。
  35. 如請求項30所述之方法，其中該第二遮蔽層包含一氮化物。
  36. 如請求項30所述之方法，其中該蝕刻穿過該第二遮蔽層之步驟留下殘餘間隔物，該等殘餘間隔物鄰接該區域中之該第一遮蔽層。
  37. 如請求項36所述之方法，該方法進一步包含以下步驟：移除該等間隔物中之至少一個間隔物。
  38. 如請求項30所述之方法，其中該第一溝槽之一寬度與該第二溝槽之一寬度不同。
  39. 如請求項30所述之方法，該方法進一步包含以下步驟：在形成該第一溝槽之後，形成該垂直LDMOS電晶體之p型主體之至少一部分。
  40. 如請求項39所述之方法，其中形成該p型主體之該部分之步驟包含以下步驟：使用一第一p型植入束經由該第一溝槽將一p型材料植入於該n型井區中。
  41. 如請求項40所述之方法，該方法進一步包含以下步驟：使用一n型植入束中和該所植入p型材料之一部分，其中該n型植入束之能量小於該p型植入束之該能量。
  42. 如請求項30所述之方法，該方法進一步包含以下步驟：將一p型主體區植入至該電晶體之一源極區中。
  43. 如請求項42所述之方法，該方法進一步包含以下步驟：將一n+區及一p+區植入至該電晶體之該源極區中之該p型主體區中；及將一n+區植入至該電晶體之一漏極區中。
  44. 一種製造一垂直橫向擴散金氧半場效(LDMOS)電晶體中之一閘極區之方法，該方法包含以下步驟：沉積一遮蔽層於一n型井區上，該n型井區植入於一基板上；圖案化該遮蔽層以界定一區域；形成一第一溝槽於該區域中，以使得該第一溝槽之一長度在該n型井區中自該n型井區之一表面延伸至一第一深度；藉由一導電材料填充該第一溝槽；沉積一氧化物層於該區域上方； 蝕刻出該氧化物層之至少一部分以曝露該導電材料之一部分；自該曝露部分移除該導電材料以形成一第二溝槽；及用一氧化物填充該第二溝槽以形成該垂直LDMOS電晶體之一非對稱閘極。
  45. 如請求項44所述之方法，該方法進一步包含以下步驟：在用該導電材料填充該第一溝槽之前，氧化該第一溝槽之一底部。
  46. 如請求項45所述之方法，該方法進一步包含以下步驟：在氧化該第一溝槽之該底部之前，沉積一氮化物層於該第一溝槽之一側壁上，其中該側壁鄰接該n型井區。
  47. 如請求項44所述之方法，其中該第一遮蔽層包含一導電材料。
  48. 如請求項47所述之方法，其中該導電材料為多晶矽。
  49. 如請求項44所述之方法，其中該第二遮蔽層包含一氧化物。
  50. 如請求項44所述之方法，其中該蝕刻穿過該第二遮蔽層之步驟留下殘餘間隔物，該等殘餘間隔物鄰接該區域中之該第一遮蔽層。
  51. 如請求項50所述之方法，該方法進一步包含以下步 驟：移除該等間隔物中之至少一個間隔物。
  52. 如請求項44所述之方法，其中該第二溝槽在該n型井區之該表面處之一寬度為該第一溝槽在該n型井區之該表面處之該寬度的至少一半。
  53. 如請求項44所述之方法，該方法進一步包含以下步驟：在形成該第一溝槽之後，形成該垂直LDMOS電晶體之p型主體之至少一部分。
  54. 如請求項53所述之方法，該方法進一步包含以下步驟：使用一第一p型植入束經由該第一溝槽將一p型材料植入於該n型井區中。
  55. 如請求項54所述之方法，該方法進一步包含以下步驟：使用一n型植入束中和該所植入p型材料之一部分，其中該n型植入束之能量小於該p型植入束之該能量。
  56. 如請求項44所述之方法，該方法進一步包含以下步驟：將一p型主體區植入至該電晶體之一源極區中。
  57. 如請求項56所述之方法，該方法進一步包含以下步驟：將一n+區及一p+區植入至該電晶體之該源極區中之該p型主體區中；及將一n+區植入至該電晶體之一漏極區中。
  58. 一種製造一橫向擴散金氧半場效(LDMOS)電晶體中之一垂直閘極區之方法，該方法包含以下步驟：沉積一第一遮蔽層於一n型井區上，該n型井區植入於一基板上；圖案化該第一遮蔽層以界定一區域；沉積一第二遮蔽層於該區域上方；蝕刻穿過該區域之一第一部分中之該第二遮蔽層以曝露該n型井區；蝕刻該曝露n型井區以形成一第一溝槽，以使得該第一溝槽在該n型井區中自該n型井區之一表面延伸至一第一深度；藉由一第一閘極材料填充該第一溝槽；蝕刻穿過該區域之一第二部分中之該第二遮蔽層以曝露該n型井區之至少一部分；沉積一第三遮蔽層於該區域上方；蝕刻穿過該第三遮蔽層之一第一部分以曝露該第一閘極材料之一部分；自該曝露部分移除該第一閘極材料以形成一第二溝槽，該第二溝槽自該n型井區之該表面延伸至一第二深度，該第二深度大於該第一深度；及用一第二閘極材料填充該第二溝槽以形成該LDMOS電 晶體之一非對稱閘極。
  59. 如請求項58所述之方法，該方法進一步包含以下步驟：在用該第一閘極材料填充該第一溝槽之前，氧化該第一溝槽之一底部。
  60. 如請求項59所述之方法，該方法進一步包含以下步驟：在氧化該第一溝槽之該底部之前，沉積一氮化物層於該第一溝槽之一側壁上，其中該側壁鄰接該n型井區。
  61. 如請求項58所述之方法，其中該第一遮蔽層包含一氧化物。
  62. 如請求項58所述之方法，其中該第一遮蔽層包含一氮化物。
  63. 如請求項61所述之方法，其中該第二遮蔽層包含一氮化物。
  64. 如請求項58所述之方法，其中該蝕刻穿過該第二遮蔽層之步驟留下殘餘間隔物，該等殘餘間隔物鄰接該區域中之該第一遮蔽層。
  65. 如請求項64所述之方法，該方法進一步包含以下步驟：移除該等間隔物中之至少一個間隔物。
  66. 如請求項58所述之方法，其中該第一閘極材料包含一導電材料。
  67. 如請求項66所述之方法，其中該第二閘極材料包含一介電材料。
  68. 如請求項58所述之方法，其中該第一閘極材料包含一介電材料。
  69. 如請求項68所述之方法，其中該第二閘極材料包含一導電材料。
  70. 如請求項58所述之方法，該方法進一步包含以下步驟：在形成該第一溝槽之後，形成該垂直LDMOS電晶體之p型主體之至少一部分。
  71. 如請求項70所述之方法，其中形成該p型主體之該部分之步驟包含以下步驟：使用一第一p型植入束經由該第一溝槽將一p型材料植入於該n型井區中。
  72. 如請求項71所述之方法，該方法進一步包含以下步驟：使用一n型植入束中和該所植入p型材料之一部分，其中該n型植入束之能量小於該p型植入束之該能量。
  73. 如請求項58所述之方法，該方法進一步包含以下步驟：將一p型主體區植入至該電晶體之一源極區中。
  74. 如請求項73所述之方法，該方法進一步包含以下步驟：將一n+區及一p+區植入至該p型主體區中；及 將一n+區植入至該電晶體之一漏極區中。
  75. 一種電晶體，該電晶體包含：一n型井區，該n型井區植入至一基板之一表面中；一閘極區；一源極區，該源極區處於該閘極區之一第一側上，該源極區包含該n型井區中之一p型主體區，其中一n+區及一p+區植入於該p型主體區中，以使得該p+區處於該n+區下方；及一漏極區，該漏極區處於該閘極區之一第二側上，該漏極區包含一n+區。
  76. 如請求項75所述之電晶體，該電晶體包含一第一源極電極及一第二源極電極，該第一源極電極與該p+區接觸，且該第二源極電極與該n+區接觸。
  77. 如請求項76所述之電晶體，其中該第一源極電極及該第二源極電極沿一軸線間隔開，該軸線實質上與一單元間距垂直，該單元間距與該電晶體相關聯。
  78. 如請求項75所述之電晶體，其中該閘極區包含：該n型井區中之一溝槽，該溝槽自該n型井區之一表面延伸至一第一深度，該溝槽包含：該溝槽中之一導電材料閘極，及 介電材料，該介電材料填充未被該導電材料填充之該溝槽之一體積。
  79. 如請求項78所述之電晶體，其中該p型主體區包含一p型材料，該p型材料自該n型井區之一表面延伸至一第二深度。
  80. 如請求項78所述之電晶體，其中該p型主體之至少一部分處於該溝槽下方且自一第二深度延伸至一第三深度，其中該第二深度及該第三深度中之每一深度大於該第一深度。
  81. 如請求項78所述之電晶體，其中該導電材料包含多晶矽。
  82. 如請求項78所述之電晶體，其中該介電材料包含一氧化物。
  83. 如請求項75所述之電晶體，其中該p型主體區包含一深p型主體區及一淺p型主體區，與該深p型主體區相比，該淺p型主體區距該表面更近且具有一更高濃度之p型材料。
  84. 如請求項80所述之電晶體，其中該溝槽下方之該p型主體之該部分為一磊晶層之一部分。
  85. 如請求項80所述之電晶體，其中該溝槽下方之該p型主體之該部分為一降低表面電場(RESURF)層之一部分。
  86. 如請求項75所述之電晶體，其中該漏極區與該源極區之間的該閘極下方之一區提供一通道。
  87. 如請求項86所述之電晶體，該電晶體包含第一複數個源極電極及第二複數個源極電極，該第一複數個源極電極與該p+區接觸，且該第二複數個源極電極與該n+區接觸。
  88. 如請求項87所述之電晶體，其中該第一複數個源極電極及該第二複數個源極電極佈置於一條線上。
  89. 如請求項88所述之電晶體，其中該線實質上與穿過該通道之電流之一方向垂直。
  90. 如請求項88所述之電晶體，其中該第一複數個源極電極及該第二複數個源極電極沿該線以一交替方式佈置。
  91. 一種電晶體，該電晶體包含：一n型井區，該n型井區植入至一基板之一表面中；該n型井區中之一溝槽，該溝槽具有一第一側及一相對的第二側，該溝槽自該表面延伸至一第一深度，該溝槽包含： 該溝槽中之一導電材料閘極，及介電材料，該介電材料填充未被該導電材料填充之該溝槽之一體積；一源極區，該源極區處於該溝槽之該第一側上，該源極區包括一p型主體區，其中一n+區及一p+區植入於該p型主體區中；及一漏極區，該漏極區處於該溝槽之該第二側上，該漏極區包含一n+區，該n+區鄰接該溝槽。
  92. 如請求項91所述之電晶體，該電晶體包含一第一區中之一p型材料，該第一區在該n型井區中自一第二深度延伸至一第三深度，其中該第二深度及該第三深度中之每一深度大於該第一深度。
  93. 一種電晶體，該電晶體包含：一n型井區，該n型井區植入至一基板之一表面中；該n型井區中之一溝槽，該溝槽具有一第一側及一相對的第二側，該溝槽自該表面延伸至一第一深度，該溝槽包含：一第一介電材料，該第一介電材料在該溝槽之該第一側及該相對的第二側上鄰接該n型井，一源極側介電襯墊，該源極側介電襯墊處於該溝槽之一源極側上之該第一介電材料上， 一漏極側介電襯墊，該漏極側介電襯墊處於該溝槽之一漏極側上之該第一介電材料上，一導電材料閘極，該導電材料閘極填充該源極側介電襯墊與該源極側介電襯墊之間的該溝槽中之一第一體積，且該導電材料閘極鄰接該源極側介電襯墊，且其中該第一介電材料填充該源極側介電襯墊與該源極側介電襯墊之間未被該導電材料填充的該溝槽之一第二體積；一源極區，該源極區處於該溝槽之該第一側上，該源極區包括一p型主體區，其中一n+區及一p+區植入於該p型主體區中；及一漏極區，該漏極區處於該溝槽之該第二側上，該漏極區包含一n+區。
  94. 如請求項93所述之電晶體，其中該源極側介電襯墊及該漏極側介電襯墊包含氮化矽。
  95. 如請求項93所述之電晶體，其中該第一介電材料包含氧化矽。
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