CN102856182B - 制造绝缘栅极半导体装置的方法及结构 - Google Patents

制造绝缘栅极半导体装置的方法及结构 Download PDF

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Abstract

本发明涉及制造绝缘栅极半导体装置的方法及结构。在一个实施方案中，一种垂直型绝缘栅极场效应管包括形成于半导体材料内沟槽结构中的屏蔽电极。藉由使用栅极绝缘层，栅极电极与所述半导体材料隔离开。在形成所述屏蔽电极之前，可使用间隔层来沿着所述沟槽结构的部分形成屏蔽绝缘层。所述屏蔽绝缘层比所述栅极绝缘层厚。在另一个实施方案中，所述屏蔽绝缘层具有变化的厚度。

Description

制造绝缘栅极半导体装置的方法及结构
技术领域
本文档大体来说涉及半导体装置，更具体来说，涉及形成绝缘栅极装置的方法及结构。
背景技术
金氧半场效应管(MOSFET)装置用于诸如直流对直流(dc-dc)转换器的许多功率切换应用中。在典型MOSFET中，栅极电极藉由适当栅极电压的施加来提供接通及断开控制。借助实施例说明，在n型增强模式MOSFET中，当回应于超出固有阀值电压的正栅极电压的施加而于p型主体区域中形成n型导电反向层(例如，通道区域)时接通。反向层将n型源极区域连接至n型漏极区域，且使得在此等区域之间多数载子导电。
存在一类MOSFET装置，其中栅极电极形成于从诸如硅的半导体材料的主表面向下延伸的沟槽中。这类装置中的电流流动主要是垂直的，且因此装置单元可得以更紧密地封装。假设其它条件皆保持不变，更紧密封装的装置单元增大载流能力，且同时减小装置的导通电阻。
对于MOSFET装置的设计商来说，一个重要目标为达成最低的特定导通电阻(欧姆面积)，因为此导通电阻决定产品成本及毛利或利润指数。特定来说，较低特定导通电阻使得MOSFET晶粒或晶片较小，此又降低半导体材料及封装结构的成本。然而，在设计及制造高密度MOSFET装置方面仍存在以下挑战：达成较低特定导通电阻，使装置具有最优切换性能；支持电压定标(也就是说，支持一系列漏-源击穿电压(BVdss)要求)；以及在制造上具有成本效益。
因此，具有较低特定导通电阻及最优切换性能、支持电压定标且在制造上具有成本效益的半导体装置的方法及结构是需要的。
附图说明
图1至图14示出处于根据本发明的第一实施方案的较早制造阶段的半导体装置的部分剖视图；
图15示出处于后一制造步骤的第1图至第14图的半导体装置的部分剖视图；
图16至图19示出根据本发明的制造第15图的半导体装置的替代实施方案的部分剖视图；
图20示出根据本发明的另一个实施方案的半导体装置的部分剖视图；
图21至图23示出处于根据本发明的另一个实施方案的较早制造阶段的第20图的半导体装置的部分剖视图；
图24至图27示出处于根据本发明的又一个实施方案的较早制造阶段的第20图的半导体装置的部分剖视图；以及
图28示出根据本发明的又一个实施方案的半导体装置的部分剖视图。
具体实施方式
为了使说明简单、清楚，附中的元件不必按照相应比例，且不同图中的相同的参考符号通常表示相同的元件。另外，为了简化描述，省略了众所周知的步骤和元件的描述与细节。如本文所使用的载流电极是指装置的一个元件，其承载流过所述装置的电流，诸如MOS晶体管的源极或漏极，双极性晶体管的发射极或集电极，或二极管的阴极或阳极，而控制电极是指装置的一个元件，其控制流过所述装置的电流，诸如MOS晶体管的栅极，双极性晶体管的基极。尽管本文中将装置描述为特定N型通道装置，本领域技术人员应理解，根据本文的描述，P型通道装置及互补装置也可行。为了使图式清晰，装置结构的掺杂区域示出为具有通常的直线边缘及精确的角形转角，然而，本领域技术人员理解，由于掺杂剂的扩散及活化，掺杂区域的边缘通常并非直线，且转角并非具有精确角度。
此外，结合半导体区域或基片使用术语“主表面”时，术语“主表面”是指半导体区域或基片的与诸如电介质、绝缘体、导体，或多晶半导体的另一材料形成界面的表面。主表面可在x、y及z方向上具有变化的各向异性。
另外，本文描述的结构可实施为单元式基底设计(其中主体区域为多个不同独立单元或条状区域)或单个基底设计(其中主体区域为呈狭长图案形成的单个区域，通常呈蛇状图案或具有相连的附加物的中心部分)。然而，为了便于理解，本文描述的一个实施方案将始终描述为单元式基底设计。应理解，本揭露内容意欲涵盖单元式基底设计与单个基底设计两者。
图1展示处于根据第一实施方案的较早制造阶段的半导体装置10或单元10的部分剖视图。装置10包括半导体材料区域、半导体材料或半导体区域11，其可例如为具有约0.001欧姆-厘米至约0.005欧姆-厘米的范围内的电阻率的n型硅基片12。基片12可掺杂有磷或砷。在所展示的实施方案中，基片12提供装置10的漏极区域、漏极接触或第一载流接触。在这个实施方案中，装置10可包括主动区102及接触区103，其中可在接触区103中制造接触至(例如)屏蔽电极结构，如下文将描述。又，在这个实施方案中，装置10可设置为垂直型功率MOSFET结构，但本文的描述也适用于绝缘栅极双极性晶体管(IGBT)、MOS门控晶闸管等。
可在基片12中、上或上覆于基片12形成半导体层、漂移区域或延伸漏极区域14。在一个实施方案中，半导体层14可藉由使用半导体外延生长技术而形成。或者，半导体层14可藉由使用半导体掺杂及扩散技术而形成。在一适用于50伏装置的实施方案中，半导体层14可为具有每立方厘米约1.0x1016至约1.0x1017个原子的掺杂剂浓度的n型半导体层，且可具有约3微米至约5微米的厚度。半导体层14的厚度及掺杂剂浓度可视装置10所要的漏-源击穿电压(BVDSS)等级而增大或减小。在一个替代实施方案中，基片12的导电类型可更改为与半导体层14的导电类型相反，以便形成(例如)IGBT实施方案。
可上覆于半导体材料区域11的主表面18形成遮罩层47。在一个实施方案中，遮罩层47可包含电介质膜或对用以形成下文所描述的沟槽的刻蚀化学物具有抗性的膜。在一个实施方案中，遮罩层47可包含约0.10至约0.30微米的热氧化物。随后可在遮罩层47中形成开口58及59。在一个实施方案中，可使用光阻及刻蚀工艺来形成开口58及59。在一个实施方案中，开口58可具有约0.2微米至约0.25微米的初始宽度16，且开口59可具有约0.4微米至约0.5微米的初始宽度17。在一个实施方案中，开口58之间的初始隔片18可为约0.55微米至约0.65微米。
在形成开口58及59之后，可刻蚀半导体层14的区段以形成从主表面18延伸的沟槽22及27。借助实施例说明，可使用藉由碳氟化学物(例如，SF6/O2)的等离子体刻蚀技术来形成沟槽22及27。在一个实施方案中，沟槽22及27可延伸穿过半导体层14并延伸至基片12中。在一个实施方案中，沟槽22及27可延伸至半导体层14的部分中。
图2为附加处理之后的装置10的部分剖视图。在一任选步骤，邻接沟槽22及27的表面形成牺牲层(未展示)。借助实施例说明，生长热氧化硅层。随后，可去除牺牲层及遮罩层47。根据本实施方案，随后可上覆于沟槽22及27的表面及主表面18形成材料层，其在沟槽22中形成栅极层26。借助实施例说明，栅极层26通常包含氧化物、氮化物、氧化钽、氧化钛、钛酸钡锶，及以上各者的组合等。在一个实施方案中，栅极层26可包含氧化硅，且可具有约0.01微米至约0.05微米的厚度。随后，可相邻于栅极层26形成一或多个材料层29。层29可包含不同于栅极层26的材料，且在一个实施方案中，当栅极层26包含氧化硅时，层29可包含氮化硅。鉴于沟槽22的宽度16的紧密尺寸，在一个实施方案中，可邻接栅极层26来形成层29而无需诸如多晶硅层的介入层。在一个实施方案中，层29可具有约0.01微米至约0.05微米的厚度。
在后一步骤，可相邻于层29形成非共形层32。层32包括上覆于主表面18的部分321，上覆于沟槽22及27的上侧壁部分的部分322，上覆于沟槽22及27的下侧壁表面的部分323，及上覆于沟槽22及27的下表面的部分324。为了促进后一工艺步骤，部分321及322可比部分323厚，如图2所展示。在一个实施方案中，部分321及322将开口58缩减至约0.12微米至约0.18微米。在一个实施方案中，层32可包含经沉积的氧化硅。在一个实施方案中，可使用藉由硅烷来源气体的等离子体增强化学气相沉积(PECVD)来形成经沉积的氧化硅。
在后一步骤，可从沟槽22及27去除部分324及层29的下部分，如图3所展示。在一个实施方案中，可使用反应离子刻蚀(RIE)工艺来去除此类部分。借助实施例说明，此步骤中可使用SF6/O2-氩气化学法。在此去除步骤，层32的部分322对反应离子提供附加的方向控制，此有助于减小层29沿着沟槽22及27的侧壁的任何去除。此工艺步骤也可薄化层32的部分321。
图4为附加处理之后的装置10的部分剖视图。使用去除步骤来去除上覆于层29的层32以及去除层26沿着沟槽22及27的下侧壁部分和/或下部分的部分。当层26包含氧化硅时，此步骤中可使用湿式刻蚀工艺(例如，稀氢氟(HF)酸)。根据这个实施方案，在半导体层14与层29之间形成间隙或底切部分261。应理解，底切部分261的尺寸可大于或小于图4所展示的尺寸。
图5为处于后一制造步骤的装置10的部分剖视图。沿着沟槽22及27的下部分或区段形成材料区域260。在一个实施方案中，区域260可包含电介质材料。举例来说，区域260可包含使用湿式氧化生长技术而形成的氧化硅区域。在一个实施方案中，区域260可优选地比层26厚。借助实施例说明，区域260具有约0.1微米至约0.2微米的厚度。在这个实施方案中，装置10中的层29在沟槽22及27的下部分处不连续，或在相邻于区域260处不连续。此外，在层29相邻于沟槽22及27的下部分处或相邻于区域260处的相邻部分之间形成间隙291。
随后，可相邻于层29及区域260形成材料层126，如图5所展示。在一个实施方案中，层126可为电介质材料的共形层，诸如，共形氧化物。在一个实施方案中，层126可包含约0.03微米至约0.05微米的氧化硅。在一个实施方案中，可使用经密化的高温氧化硅。随后上覆于主表面18及在沟槽22及27内形成多晶半导体材料层。在一个实施方案中，多晶材料层可包含掺杂的多晶硅。在一个实施方案中，多晶硅可掺杂有磷。在后一步骤，可磨平多晶材料层。在一个实施方案中，可使用化学机械研磨技术。随后可热处理经磨平的材料。在一个实施方案中，经磨平的材料形成装置10的屏蔽电极21及屏蔽电极接触141。
图6为又一处理之后的装置10的部分剖视图。举例来说，进一步去除用以形成屏蔽电极21及屏蔽电极接触141的经磨平的材料，以使材料凹陷至邻近主表面18的位点。随后，上覆于接触区103形成保护层(未展示)，且进一步使屏蔽电极21凹陷至沟槽22中。作为一个实施例，此凹陷步骤可使用基于氟或氯的化学物。随后可去除保护层。
图7至图8为处于一连串任选工艺步骤的装置10的部分剖视图，所述步骤可用以上覆于屏蔽电极21形成层间膜。将结合图9至图11描述第二选择。参阅图7，可上覆于屏蔽电极21及屏蔽电极接触141的上表面形成层127。在一个实施方案中，层127可包含电介质材料。在一个实施方案中，层127可包含使用湿式氧化技术形成的氧化硅。在一个实施方案中，层127可具有从约0.1微米至约0.3微米的厚度。在后续步骤中，去除沟槽22内的层126、层29的曝露部分及层127的部分，且去除沟槽27内的层126的部分、层29的部分及层127的部分，如图8所展示。在一个实施方案中，可添加附加材料至层26。在一个实施方案中，可使用栅极再氧化步骤。
图9至图11为处于一连串工艺步骤的装置10的部分剖视图，所述步骤可用作另一选项以形成上覆于屏蔽电极10的层间膜。返回参阅图6，图9展示从沟槽22及27去除层126的部分之后的装置10。如图9所展示，此步骤可曝露屏蔽电极21及屏蔽接触141的部分。在另一个实施方案(未展示)中，随后可对屏蔽电极21及屏蔽接触41的曝露部分进行热氧化。热氧化步骤之后，可接着沉积共形氧化物并去除薄氧化物，以填充可在屏蔽电极21的曝露部分的氧化期间形成的任何气体。参阅图9，在下一步骤，可去除屏蔽电极21及屏蔽接触141的部分，以进一步使此等区域凹陷至沟槽22及27内。在一个实施方案中，可去除约0.05微米至约0.15微米的材料。图11展示已发生附加工艺步骤的装置10。可上覆于屏蔽电极21及屏蔽接触141形成层127，如结合图7至图8所描述。随后可从沟槽22的上部分去除层29，且可沿着沟槽22的上部分添加附加材料至层26，如结合图7至图8所描述。
图12为又一处理之后的装置10的部分剖视图。在一个实施方案中，可上覆于主表面18以及在沟槽22及27内形成导电层或多晶半导体层。在一个实施方案中，导电层可包含掺杂的多晶硅。随后，可磨平导电层。在一个实施方案中，可使用CMP技术来磨平导电层。经磨平的导电层在沟槽22中形成栅极电极28，且可相邻于沟槽27留存残留材料148。随后可上覆于接触区103形成遮罩层(未展示)，且可从主表面18延伸形成主体、基底或掺杂区域31。主体区域31可具有与半导体层14的导电类型相反的导电类型。主体区域31具有适用于形成反向层的掺杂剂浓度，所述反向层用作晶体管10的导电通道或通道区域45(例如，如图15所展示)。主体区域31可从主表面18延伸至一定深度，例如，约0.5微米至约2.0微米的深度。应理解，可在较早制造阶段形成主体区域31，例如，在形成沟槽22之前。可使用诸如离子植入及退火技术的掺杂技术来形成主体区域31。
如图13所展示，栅极电极28可凹陷于主表面18下方。在一个实施方案中，可去除约0.15微米至约0.25微米的材料。此步骤也可从沟槽27去除残留材料148。随后可上覆于接触区103形成遮罩层131。随后可在主体区域31内、中或上覆于主体区域31形成N型源极区域、电流导电区域或载流区域33。在一个实施方案中，可使用角形离子植入掺杂工艺来在主体区域31内形成源极区域33。在一个实施方案中，可使用高角植入机，以达成以与晶片法线成约40度角的方式在至少两个独立方向上植入掺杂剂。高角植入步骤在邻近沟槽22的侧壁处形成具有延伸部331的源极区域33。延伸部331可具有比源极区域33的中心部分332深的深度，以便形成壁化接触式源极区域。随后可去除遮罩层131，且可对经植入的掺杂剂进行退火。在任选步骤，可进一步使栅极电极28凹陷至沟槽22中。
在任选步骤，随后上覆于主表面18、沟槽22的侧壁部分及栅极电极28的上表面形成材料层。随后可去除材料层的部分以形成间隔层55，如图14所展示。在一个实施方案中，间隔层55可包含电介质材料。在一个实施方案中，间隔层55可包含氮化硅。可在栅极电极28的上表面中形成导电区域56。在一个实施方案中，导电区域56可包含硅化物材料。在一个实施方案中，导电区域56可包含硅化钴。
图15展示处于后一制造步骤的装置10的部分剖视图。在一个实施方案中，可上覆于主表面18形成一或多个层41。在一个实施方案中，层41可包含氧化硅，诸如掺杂或未掺杂的经沉积的氧化物。在一个实施方案中，层41可包含掺杂有磷或掺杂有磷及硼的至少一层经沉积的氧化硅，及至少一层未掺杂的氧化物。在一个实施方案中，层41可具有约0.4微米至约1.0微米的厚度。在一个实施方案中，层41可经磨平以提高更均一的表面构型，此举改进可制造性。
随后，可上覆于装置10形成遮罩层(未展示)，且可形成开口、通孔或接触沟槽以便形成接触至源极区域33、主体区域31及屏蔽接触141。在一个实施方案中，可去除遮罩层，且可使用凹陷刻蚀法来去除源极区域33的部分及屏蔽接触141的部分。凹陷刻蚀步骤可曝露主体区域31在源极区域33下方的部分。随后可在主体区域31中形成p型主体接触、增强区域或接触区域36，其通常经设置以提供对主体区域31的较低接触电阻。源极区域33的延伸部331的一个优势在于其可比部分332厚，因此延伸部331可对形成接触开口及接触区域36时的任何不良对准问题进行补偿。
随后可穿过层41中的开口形成导电区域或插塞43，以便穿过接触区域36提供电接触至源极区域33及主体区域31。在一个实施方案中，在形成导电插塞43之前，可使用湿式电介质接触宽化刻蚀，此可打开特定区域中的接触。举例来说，如图15所展示，接触宽化工艺步骤可视层41所选用的材料提供阶梯状接触。借助实施例说明，可针对层41的上层使用较不致密的氧化物，其相比较致密的氧化物可具有较快刻蚀速率。
在一个实施方案中，导电区域43为导电插塞或插塞结构。在一个实施方案中，导电区域43可包含导电势垒结构或衬垫及导电填充材料。在一个实施方案中，势垒结构包括金属/金属氮化物设置，诸如钛/氮化钛等。在另一个实施方案中，势垒结构可进一步包括金属硫化物结构。在一个实施方案中，导电填充材料包括钨。在一个实施方案中，导电区域43可经磨平以提供更均一的表面构型。
可上覆于主表面18形成导电层44，且可上覆于半导体材料11的相对于主表面18的表面形成导电层46。导电层44及46通常经设置以提供装置10的个别装置部件与下一组件阶层之间的电连接。在一个实施方案中，导电层44为钛/氮化钛/铝铜合金等，且设置为源极电极或端子。在一个实施方案中，导电层46为可焊式金属结构，诸如钛镍银合金、铬镍金合金等，且设置为漏极电极或端子。在一个实施方案中，可上覆于导电层44形成另一钝化层(未展示)。在一个实施方案中，屏蔽电极21的全部或部分(在另一平面)连接至导电层44，以使得屏蔽电极21设置为使用装置10时，屏蔽电极21与源极区域33处于同一电势。在另一个实施方案中，屏蔽电极21可经设置以独立经受偏压或部分耦接至栅极电极28。藉由图1至图15所描述的工艺流程的一个优势在于，层26或栅极层在形成层29之前形成，而并非在形成层29之后的稍晚工艺流程中形成。此外，由于首先形成层26，层26与半导体层14之间的界面的完整性得以改进，此举增强装置10的可靠性。
在一个实施方案中，装置10的运作如下进行。假定源极电极(或输入端子)44及屏蔽电极21在0伏的电势VS下运作，栅极电极28接收4.5伏的控制电压VG，所述控制电压VG高于装置10的导电阀值，且漏极电极(或输出端子)46在低于2.0伏的漏极电势VD下运作。VG及VS的值引起相邻于栅极电极28的主体区域31反向以形成通道45，所述通道45电连接至半导体层14的源极区域33。装置电流IDS自漏极电极46流出，且途经半导体层14、通道45及源极区域33到达源极电极44。在一个实施方案中，IDS大约为10.0安培。如果要将装置10切换至断开状态，那么向栅极电极28施加低于装置10的导电阀值的控制电压VG(例如，VG＜1.0伏)。此控制电压去除通道区域45，且IDS不再流经装置10。根据本实施方案，区域260经设置以降低装置10的输出电容(Coss)，此举降低切换损失。
现转向图16至图19，描述了用于在装置10中形成区域260的代替实施方案。图16展示处于较早制造阶段的半导体材料区域11的部分剖视图。可上覆于主表面18形成硬式遮罩结构。在一个实施方案中，硬式遮罩结构可包含氧化硅层220、氮化硅层221及氧化硅层222。随后，可在硬式遮罩结构内形成开口58及59。在一个实施方案中，可使用光阻遮罩工艺来形成开口58及59。在一个实施方案中，开口58可具有约0.2微米至约0.22微米的初始宽度16，且开口59可具有约0.4微米至约0.5微米的初始宽度17。在一个实施方案中，开口58之间的初始隔片18可为约0.55微米至约0.65微米。
在形成开口58及59之后，可刻蚀半导体层14的区段以形成从主表面18延伸的沟槽22及27。借助实施例说明，可使用藉由碳氟化学物(例如，SF6/O2)的等离子体刻蚀技术来形成沟槽22及27。在一个实施方案中，沟槽22及27可延伸穿过半导体层14并延伸至基片12中。
图17展示附加处理之后的装置10的部分剖视图。在一任选步骤，上覆于沟槽22及27的表面形成牺牲层(未展示)。借助实施例说明，可生长热氧化硅层。随后，可去除牺牲层及层222。在一个实施方案中，此步骤中可使用湿式氧化刻蚀法。此步骤可在层220中形成底切部分224。也就是说，层221的部分悬垂于层220邻近沟槽22及27的部分上方。根据本实施方案，可上覆于沟槽22及27的表面形成材料层，其在沟槽22中形成栅极层26。以实力说明，栅极层16通常包含氧化物、氮化物、氧化钽、氧化钛、钛酸钡锶，及以上各者的组合等。在一个实施方案中，栅极层26包含氧化硅，且可具有约0.01微米至约0.05微米的厚度。
随后，可在沟槽22及27中相邻于栅极层26形成层29，如图18所展示。层29可包含不同于栅极层26的材料，且在一个实施方案中，当栅极层26包含氧化硅时，层29可包含氮化硅。鉴于沟槽22的宽度16的紧密尺寸，可上覆于栅极层26形成层29而无需介入如多晶硅层。在一个实施方案中，层29可具有约0.01微米至约0.02微米的厚度。在一个实施方案中，可在形成层29之前使用短时HF刻蚀。随后，上覆于层29及层221形成材料层，且随后去除材料层的部分以形成间隔层125。在一个实施方案中，间隔层125可包含未掺杂的多晶硅。在一个实施方案中，间隔层125可具有约0.01微米至约0.02微米的厚度。间隔层125可在后续处理中对层29提供保护，更特定来说，当层29较薄时。此等步骤使得宽度16减小约0.03微米，且沟槽22的宽度减小约0.05微米。层29及间隔层125中的一或两者可填充底切部分224的全部或部分。
图19展示另一处理之后的装置10的部分剖视图。在一个实施方案中，从沟槽22及27的下区域去除层29的部分，且可将间隔层125用作保护层以保护层29沿着沟槽22及27的侧壁部分的那些部分。在一个实施方案中，可使用反应离子刻蚀(RIE)工艺来去除层29的部分。借助实施例说明，此步骤中可使用SF6/O2-氩气化学法。
随后，可沿着沟槽22及27的下部分或区段形成材料区域260。在一个实施方案中，区域260可包含电介质材料。举例来说，区域260可包含使用湿式氧化生长技术或区域氧化技术形成的氧化硅区域。在一个实施方案中，区域260可优选地比层26厚。借助实施例说明，区域260具有约0.1微米至约0.2微米的厚度。在这个实施方案中，在形成区域260期间，间隔层125可以自限性方式(例如，自限性为这类层包含多晶硅时间隔层126的厚度的函数)转换成氧化硅。可使用此转换步骤来形成层126。在这个实施方案中，装置10中的层29在沟槽22及27的下部分处不连续。此外，在层29相邻于沟槽22及27的下部分的相邻部分之间形成间隙291。
图16至图19所描述的工艺具有若干优势。第一，此工艺步骤提供沟槽22上方交错或变宽的开口，此可在后续工艺步骤中为沟槽22提供更有效的填充。第二，此流程使得层29较薄，当层29包含氮化硅时，较薄的层29可减轻可与氮化硅膜相关联的电荷捕捉问题。另外，此类经捕捉的电荷可降低装置10的阀值电压(Vt)，且也可劣化导通电阻。一般来说，可根据结合图5至图15所描述的步骤进一步处理装置10。
图20展示根据另一个实施方案的装置100的部分剖视图。装置100类似于装置10，且类似特征以类似方式编号。装置100可设置为垂直型功率MOSFET，其具有定位于沟槽栅极结构下方或下伏于沟槽栅极结构的绝缘屏蔽电极21，所述沟槽控制结构可包含层26及栅极电极28。也就是说，装置100可具有实质上垂直的堆叠设置以用于栅极及屏蔽结构。根据这个实施方案，装置100可进一步包含屏蔽绝缘层423，其可包括沿着沟槽22(及沟槽27(未展示))的侧壁具有变化的厚度的部分或层426。在一个实施方案中，部分426靠近沟槽22的下表面时，部分426的厚度增大。此外，部分426可在至少一侧呈倾斜状、阶梯状或波状。至少一侧可相邻于屏蔽电极21，可相邻于半导体层14，或可为两者的组合。屏蔽绝缘层423可进一步包括沿着沟槽22的下表面形成的部分460，如图20所展示。在一个实施方案中，部分460可类似于区域260，且可具有大于层26的厚度的厚度。装置100可设置为具有较高BVDSS及降低的电容(例如，Coss)的高密度垂直型MOSFET结构。
图21至图23为处于根据第一实施方案的较早制造阶段的半导体装置100的部分剖视图，其中沟槽22已形成。在这个实施方案中，可上覆于主表面18形成层420，且可上覆于层420形成层421。在一个实施方案中，层420可包含氧化硅，且层421可包含氮化硅。在一个实施方案中，可相邻于沟槽22的表面形成层26，且可相邻于层26的部分形成间隔层429(如图21所展示)，从而将层26沿着沟槽22的下部分的部分留存为曝露。在一个实施方案中，层429可包含氮化硅，且可具有约0.0075微米至约0.015微米的厚度。随后，可从沟槽22的下部分去除层26的部分，如图22所展示。在一个实施方案中，当将层421及429用作遮罩层时，可使用湿式刻蚀法来去除层26的部分。在一个实施方案中，可相对于层429底切层26的部分，以形成底切部分261，且可根据层423的部分426的厚度要求来调整底切量。
图23展示附加处理之后的装置100的部分剖面图。在一个实施方案中，可使用湿式氧化工艺或区域氧化工艺来形成层423，所述层423具有沿着沟槽22的下侧壁表面的部分426及沿着沟槽22的下表面的部分460。在一个实施方案中，部分460可具有约0.1微米至约0.2微米的厚度。在一个实施方案中，部分426的厚度从层26的厚度变化至部分460沿着相邻于屏蔽电极21的侧壁部分的厚度。可使用结合图5至图15所讨论的工艺步骤完成装置100。在一个实施方案中，形成屏蔽电极21时，层429可保留在原位。在一个实施方案中，可在形成屏蔽电极21之前去除层429，此设置示出于图20中。
图24至图27为处于根据第二实施方案的较早制造阶段的半导体装置100的部分剖视图，其中沟槽22已形成至初始深度。类似于图21，可上覆于主表面18形成层420，且可上覆于层420形成层421。在一个实施方案中，层420可包含氧化硅，且层421可包含氮化硅。在一个实施方案中，可上覆于沟槽22的表面形成层26，且可上覆于层26的部分形成间隔层529。在一个实施方案中，间隔层529可包含氮化硅，且可具有约0.01微米的厚度。藉由将间隔层529用作遮罩，可去除层26的部分以曝露半导体层14在沟槽22的下部分中的部分。
图25为将沟槽22进一步加深且形成至半导体层14中达到第二深度之后的装置100的部分剖视图。可使用藉由碳氟化学物(例如，SF6/O2)的等离子体刻蚀技术将沟槽22刻蚀至更深或更远。随后，可邻接沟槽22的曝露表面形成诸如热氧化物层的牺牲层(未展示)，其可随后去除。随后可上覆于沟槽22的表面形成层526，如图26所展示。在一个实施方案中，层526可包含氧化硅。随后，可相邻于层526形成层429。在一个实施方案中，层429可包含氮化硅层，且可具有小于约0.01微米的厚度。可从沟槽22的下部分去除层429的部分，以便曝露层526的部分。在一个实施方案中，可将层429的剩余部分用作遮罩来去除层526的部分。在另一个实施方案中，并不去除层429的部分。
图27为另一处理之后的装置100的部分剖视图。在一个实施方案中，可沿着沟槽22的下部分形成屏蔽绝缘层423，如图27所展示。在一个实施方案中，可使用湿式氧化工艺来形成屏蔽绝缘层423，其包括沿着沟槽22的侧壁具有变化的厚度的部分426且进一步包括部分460。在一个实施方案中，部分460可具有大于层26的厚度的厚度。可使用结合图5至图15所讨论的工艺步骤完成装置100。在一个实施方案中，形成屏蔽电极21时，层429或层429的部分可保留在原位。在一个实施方案中，可在形成屏蔽电极21之前去除层429，此设置示出于图20中。在一个实施方案中，可在形成栅极电极28之前去除层529。
图28为根据又一个实施方案的装置101的部分剖视图。装置101类似于装置100，但装置101的绝缘屏蔽结构包括阶梯状屏蔽电极或具有阶梯状的屏蔽电极210及屏蔽绝缘结构或层623。绝缘结构623可包括阶梯状旁侧部分626，其在邻近沟槽22的下表面处及邻近区域或部分660处优选地扩大或增大厚度，此类似于先前描述的区域260及部分460。绝缘结构623经设置以改进BVDSS及切换性能。可从(例如)图23所展示的中间结构开始形成阶梯状屏蔽电极210及绝缘结构623。在后一步骤，可去除层429，且可在相邻于层26处添加诸如氧化物的附加材料。在另一个实施方案中，可在较早步骤将层26制造为较厚。随后进行如下步骤：1)在沟槽22内沉积多晶硅；2)视情况磨平多晶硅；3)使多晶硅凹陷；以及4)去除或薄化层26的部分，并重复以上步骤一或多次，以便提供如图28所展示的阶梯状结构。
从上文的全部描述，本领域技术人员可确定，根据一个实施方案，一种用于形成半导体装置的方法包括以下步骤：提供具有主表面的半导体材料区域(例如，元件11)；以及形成从主表面延伸的沟槽(例如，元件22)。方法包括以下步骤：上覆于沟槽的表面形成第一层(例如，元件26)；以及相邻于第一层形成间隔层(例如，元件29、429)，其中间隔层包含不同于第一层的材料。方法包括以下步骤：在邻近沟槽的下表面处形成第一区域(例如，元件260、460、660)，其包含不同于间隔层的材料；以及在沟槽的下部分中相邻于间隔层及第一区域的部分形成第一电极(例如，元件21、210)，其中第一层的部分介于第一电极与半导体材料区域之间。方法包括以下步骤：在第一电极上方形成电介质层(例如，元件127)；以及相邻于第一层及相邻于电介质层形成第二电极(例如，元件28)，其中第二电极的至少部分位于沟槽内。
本领域技术人员应了解，根据另一个实施方案，一种用于形成半导体装置的方法包括以下步骤：提供具有主表面的半导体材料区域；以及形成从主表面延伸的沟槽(例如，元件22)，其中沟槽具有侧壁表面及下表面。方法包括以下步骤：邻接侧壁表面及下表面形成第一电介质层(例如，元件26)；以及相邻于栅极电介质层形成第一间隔层(例如，元件29、429)，且将栅极电介质层的邻近下表面的区段保留为曝露。方法包括以下步骤：从下表面去除第一电介质层相邻于第一间隔层及半导体材料区域的部分；以及邻接下表面形成第一电介质区域(例如，元件260、460、560)，其中第一电介质层比栅极电介质层厚。方法包括以下步骤：相邻于间隔层形成第二电介质层(例如，元件126)；相邻于第一电介质区域及第二电介质层形成第一导电区域(例如，元件21、210)；以及相邻于第一电极的上表面形成第二电介质区域(例如，元件127)。方法包括以下步骤：去除第二电介质层及间隔层相邻于沟槽的上部分的部分；以及相邻于第一电介质层及第二电介质区域形成第二导电区域(例如，元件28)。
本领域技术人员应了解，根据又一个实施方案，一种半导体装置结构包含具有从主表面延伸的沟槽的半导体材料区域，其中沟槽(例如，元件22)具有侧壁表面及下表面。结构包括形成于沟槽内的绝缘屏蔽电极，其中绝缘屏蔽电极包括绝缘层(例如，元件26、29、126、260、423、426、429、460、623、626、660)、相邻于绝缘层的屏蔽电极(例如，元件21、210)，及相邻于屏蔽电极的上表面的第一电介质区域(例如，元件127)，其中绝缘层沿着侧壁表面的下部分具有变化的厚度，且邻近下表面处具有较厚部分。结构包括形成于沟槽内绝缘屏蔽电极上方的绝缘栅极电极，其中绝缘栅极电极包括相邻于上表面的栅极电介质层(例如，元件26)，只要沟槽及栅极电极(例如，元件28)相邻于栅极电介质层及第一电介质区域。结构包括相邻于沟槽的主体区域(例如，元件31)，及相邻于沟槽的源极区域(例如，元件33)。
根据上述全部内容来看，明显的是，揭露了一种新颖的方法及装置。包括(但并不限于)形成具有可变的厚度的一或多个屏蔽绝缘层，其中屏蔽绝缘层在可形成屏蔽电极的沟槽的下部分处组合为较厚。屏蔽绝缘层提供改进的输出电容性能及改进的BVDSS性能。
虽然已参照本发明的特定实施方案描述并说明了本发明的标的，但本发明不限制于这些说明性实施方案。本领域技术人员应认识到，可进行诸多变化及修改而并不脱离本发明的精神。因此，本发明的所有这些变化及修改预期涵盖于所附权利要求书的范围内。

Claims (20)

1.一种用于形成半导体装置的方法，包括以下步骤：
提供具有主表面的半导体材料区域；
形成从所述主表面延伸的沟槽；
上覆于所述沟槽的表面形成第一层；
相邻于所述第一层形成间隔层，其中所述间隔层包含不同于所述第一层的材料，并且其中所述间隔层在邻近所述沟槽的下表面处是不连续的；
在邻近所述沟槽的下表面处形成第一区域，所述第一区域包含不同于所述间隔层的材料；
在所述沟槽的下部分且相邻于所述间隔层及所述第一区域的各部分中形成第一电极，其中所述第一层的各部分介于所述第一电极与所述半导体材料区域之间；
在所述第一电极上方形成电介质层；以及
相邻于所述第一层及所述电介质层形成第二电极，其中所述第二电极的至少一部分位于所述沟槽内。
2.根据权利要求1所述的方法，进一步包括以下步骤：
邻接所述沟槽形成主体区域；以及
邻接所述主体区域及所述沟槽形成源极区域，其中所述形成所述第一层的步骤包括：形成栅极电介质层，且其中所述形成所述第一电极的步骤包括：形成屏蔽电极，且其中所述形成所述第二电极的步骤包括：形成栅极电极。
3.根据权利要求1所述的方法，其中所述形成所述间隔层的步骤包括以下步骤：
相邻于所述第一层形成第二层；以及
去除所述第二层的邻近所述沟槽的所述下表面处的部分。
4.根据权利要求3所述的方法，进一步包括以下步骤：在所述去除所述第二层的部分的步骤之前，上覆于所述主表面且相邻于所述第二层形成非共形层，且其中所述非共形层在邻近所述沟槽的上表面处较厚。
5.根据权利要求1所述的方法，进一步包括以下步骤：在所述形成所述第一区域的步骤之前，去除所述第一层的在所述间隔层下面的各部分。
6.根据权利要求1所述的方法，其中所述形成所述第一层的步骤包括：形成包含氧化硅的所述第一层，且其中所述形成所述第一区域的步骤包括：形成包含氧化硅的所述第一区域。
7.根据权利要求6所述的方法，其中所述形成所述间隔层的步骤包括：形成包含氮化硅的所述间隔层。
8.根据权利要求1所述的方法，进一步包括以下步骤：在所述形成所述第一区域的步骤之前，相邻于所述间隔层形成多晶半导体间隔层。
9.根据权利要求1所述的方法，进一步包括如下步骤：
形成邻接所述沟槽的主体区域；
形成邻接所述主体区域和所述沟槽的源极区域，其中所述源极区域包括邻接所述沟槽的延伸部分及邻接所述延伸部分的中心部分，以及其中所述中心部分比所述延伸部分浅。
10.根据权利要求1所述的方法，其中所述形成所述第一区域的步骤包括：形成具有沿着所述第一电极的侧壁表面增大的厚度的所述第一区域，其中所述厚度在邻近所述沟槽的最下部分处最大。
11.根据权利要求1所述的方法，其中所述形成所述第一电极的步骤包括：形成具有阶梯状的所述第一电极，以使得在邻近所述沟槽的下表面处所述第一电极的宽度减小并且更窄。
12.一种用于形成半导体装置的方法，包括以下步骤：
提供具有主表面的半导体材料区域；
形成从所述主表面延伸的沟槽，其中所述沟槽具有侧壁表面及下表面；
邻接所述侧壁表面及所述下表面形成栅极电介质层；
相邻于所述栅极电介质层形成第一间隔层，其中形成所述第一间隔层暴露所述栅极电介质层的邻近所述下表面的区段；
从所述下表面去除所述栅极电介质层相邻于所述第一间隔层及所述半导体材料区域的各部分；
邻接所述下表面形成第一电介质区域，其中所述第一电介质区域比所述栅极电介质层厚；
相邻于所述第一间隔层形成第二电介质层；
相邻于所述第一电介质区域及所述第二电介质层形成第一导电区域；
相邻于所述第一导电区域的上表面形成第二电介质区域；
去除所述第二电介质层及所述第一间隔层相邻于所述沟槽的各上部分的各部分；以及
相邻于所述栅极电介质层及所述第二电介质区域形成第二导电区域。
13.根据权利要求12所述的方法，其中所述形成所述第一间隔层的步骤包括以下步骤：
相邻于所述栅极电介质层形成材料层；
相邻于所述材料层形成非共形材料层，其中所述非共形材料层在邻近所述沟槽的各上部分处较厚；以及
去除所述非共形材料层及所述材料层邻近所述下表面的各部分。
14.根据权利要求13所述的方法，其中所述形成所述材料层的步骤包括：形成氮化硅层，所述氮化硅层具有0.01微米至0.05微米的厚度，且其中所述形成所述非共形材料层的步骤包括：以硅烷源气体使用PECVD来沉积氧化硅。
15.根据权利要求12所述的方法，其中所述形成所述第一间隔层的步骤包括以下步骤：
相邻于所述栅极电介质层形成材料层；
相邻于所述材料层形成多晶半导体间隔片；以及
去除所述材料层的邻近所述下表面的各部分。
16.根据权利要求12所述的方法，其中所述从所述下表面去除所述栅极电介质层相邻于所述第一间隔层及所述半导体材料区域的各部分的步骤包括：去除所述栅极电介质层相邻于所述沟槽的下侧壁表面的各部分以形成各底切部分，且其中所述形成所述第一电介质区域的步骤包括：在所述各底切部分内且相邻于所述下侧壁表面形成所述第一电介质区域，且其中所述形成所述第一导电区域的步骤包括：形成屏蔽电极，且其中所述形成所述第二导电区域的步骤包括：形成栅极电极，且其中所述方法进一步包括以下步骤：
相邻于所述沟槽形成主体区域；以及
在所述主体区域内且相邻于沟槽形成源极区域。
17.一种半导体装置结构，包括：
半导体材料区域，其具有从主表面延伸的沟槽；
屏蔽电极，布置在所述沟槽的下部分中；
第一电介质层，布置在所述沟槽的所述下部分和所述沟槽的上部分两者中，并且至少部分布置在第二电介质层与所述半导体材料区域之间；
所述第二电介质层至少部分布置在所述第一电介质层与第三电介质层之间，并且布置在所述沟槽的所述下部分中而不布置在所述沟槽的所述上部分中，其中所述第二电介质层在邻近所述沟槽的下表面处是不连续的；
所述第三电介质层布置在所述沟槽的所述下部分中并且不布置在所述沟槽的所述上部分中；
第四电介质层，布置在所述屏蔽电极与栅极电极之间，所述栅极电极布置在所述沟槽的所述上部分中；
相邻于所述沟槽的主体区域；以及
相邻于所述沟槽的源极区域。
18.根据权利要求17所述的结构，其中：
所述第一电介质层包括第一氧化物层；
所述第二电介质层包括氮化物层；以及
所述第三电介质层包括第二氧化物层。
19.根据权利要求17所述的结构，其中所述第四电介质层包括第三氧化物层，所述结构进一步包括沿着所述沟槽的下区段布置的电介质区域。
20.根据权利要求17所述的结构，其中所述屏蔽电极呈阶梯状。
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