CN207781609U - 功率半导体器件 - Google Patents

Abstract

本申请公开了功率半导体器件。该功率半导体器件包括：位于半导体衬底中的多个沟槽，所述多个沟槽包括第一尺寸的第一沟槽和第二尺寸的第二沟槽，所述第一尺寸大于所述第二尺寸；位于第一沟槽中的分裂栅结构；位于第二沟槽中的栅极布线，所述栅极布线与所述栅极导体相连接；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极布线电连接的栅极电极。该功率半导体器件利用不同尺寸沟槽的填充效果，同时形成栅极导体和栅极布线，从而可以简化工艺，降低制造成本。

Description

功率半导体器件

技术领域

本实用新型涉及电子器件技术领域，更具体地，涉及功率半导体器件。

背景技术

功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。

在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。

然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(Split GateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(Reduced Surface Field，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。

图1a和1b分别示出根据现有技术的SGT功率半导体器件的制造方法主要步骤的截面图。如图1a所示，在半导体衬底101中形成沟槽102。在沟槽102的下部形成第一绝缘层103，屏蔽导体104填充沟槽102。在沟槽102的上部，形成由屏蔽导体104隔开的两个开口。进一步地，如图1b所示，在沟槽102的上部侧壁和屏蔽导体104的暴露部分上形成栅极电介质105，然后在屏蔽导体104隔开的两个开口中填充导电材料以形成两个栅极导体106。

在该SGT功率半导体器件中，屏蔽导体104与功率半导体器件的源极电极相连接，用于产生RESURF效应。两个栅极导体106位于屏蔽导体104的两侧。屏蔽导体104与功率半导体器件的漏区之间由第一绝缘层103隔开，与栅极电极106之间由栅极电介质105隔开。栅极导体106与半导体衬底101中的阱区之间由栅极电介质105隔开，从而在阱区中形成沟道。如图所示，第一绝缘层103的厚度小于栅极电介质105的厚度。

根据SGT理论，无论哪种SGT结构，屏蔽导体104的材料都需要和第二导电材料隔离且用于隔离的材料需要满足一定的电容参数，否则容易出现栅源短路、栅漏电容Cgd异常等失效。如何优化器件结构并满足产品的参数和可靠性要求，同时将布线方法做到最高效、低成本是本技术领域人员所要研究的内容。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种功率半导体器件，其中利用不同尺寸沟槽的填充效果，同时形成栅极导体和栅极布线，从而可以简化工艺。

根据本实用新型的一方面，提供一种功率半导体器件的制造方法，包括：在第一掺杂类型的半导体衬底中形成多个沟槽，所述多个沟槽包括第一尺寸的第一沟槽和第二尺寸的第二沟槽，所述第一尺寸大于所述第二尺寸；在所述第一沟槽中形成分裂栅结构，所述分裂栅结构包括屏蔽导体、栅极导体和夹在二者之间的第二绝缘层；在所述第二沟槽中形成栅极布线，所述栅极布线与所述栅极导体相连接；在所述半导体衬底邻接沟槽的区域中形成第二掺杂类型的体区，所述第二掺杂类型与所述第一掺杂类型相反；在所述体区中形成所述第一掺杂类型的源区；以及形成源极电极和栅极电极，所述源极电极与所述源区和所述屏蔽导体电连接，所述栅极电极与所述栅极布线电连接。

优选地，形成分裂栅结构的步骤包括：在所述第一沟槽的侧壁和底部上形成绝缘叠层，所述绝缘叠层包括第一绝缘层和第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；在所述第一沟槽中填充所述屏蔽导体；在所述第一沟槽的上部形成位于所述屏蔽导体两侧的第一开口，所述第一开口暴露所述第一沟槽上部的侧壁；在所述第一沟槽上部的侧壁上形成栅极电介质；以及形成所述栅极导体以填充所述第一开口，其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由所述栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。

优选地，形成栅极布线的步骤包括：在所述第二沟槽中填充所述第一绝缘层；在所述第二沟槽的上部形成第二开口，所述第二开口暴露所述第二沟槽上部的侧壁；在所述第二沟槽上部的侧壁上形成所述栅极电介质；以及形成所述栅极布线以填充所述第二开口；其中，所述栅极布线与所述体区之间由所述栅极电介质彼此隔离。

优选地，所述第一沟槽和所述第二沟槽中的第一绝缘层分别为共形层和填充层，并且同时形成。

优选地，在填充屏蔽导体的步骤和形成第一开口的步骤之间，还包括平面化步骤。

优选地，在平面化步骤之前，所述屏蔽导体、所述第一绝缘层和所述第二绝缘层分别包括位于所述第一沟槽中的第一部分以及在所述半导体衬底表面上横向延伸的第二部分，在平面化步骤中，以所述半导体衬底作为停止层，去除所述屏蔽导体、所述第二绝缘层和所述第一绝缘层的各自第二部分，使得，所述屏蔽导体、所述第二绝缘层和所述第一绝缘层的各自第一部分顶端与所述第一绝缘层的表面齐平。

优选地，在形成第一开口的步骤中，去除所述第一绝缘层的第一部分位于所述第一沟槽上部的一部分，所述屏蔽导体从所述半导体衬底表面向下延伸预定的深度从而形成从所述半导体衬底表面向下延伸预定深度的所述第一开口。

优选地，形成栅极导体的步骤包括：沉积第一导电层以填充所述第一开口。

优选地，所述第一绝缘层由氧化硅组成，所述第二绝缘层由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。

优选地，所述第一沟槽和所述第二沟槽的深度在0.1至50微米的范围内。

优选地，所述第一沟槽的宽度大于等于所述第二沟槽的宽度的1.5倍。

优选地，所述第一沟槽的宽度在0.2至10微米的范围内。

优选地，所述第二沟槽的宽度在0.1至5微米的范围内。

优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

优选地，所述第一沟槽的侧壁倾斜，使得所述第一沟槽的顶部宽度大于所述第一沟槽的底部宽度。

优选地，填充所述屏蔽导体的步骤和形成所述栅极导体的步骤分别包括至少一次沉积。

根据本实用新型的另一方面，提供一种功率半导体器件，包括：位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型，所述多个沟槽包括第一尺寸的第一沟槽和第二尺寸的第二沟槽，所述第一尺寸大于所述第二尺寸；位于所述第一沟槽中的分裂栅结构，所述分裂栅结构包括屏蔽导体、栅极导体和夹在二者之间的第二绝缘层；位于所述第二沟槽中的栅极布线，所述栅极布线与所述栅极导体相连接；位于所述半导体衬底中的体区，所述体区邻近所述第一沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；位于所述体区中的源区，所述源区为所述第一掺杂类型；与所述源区和所述屏蔽导体电连接的源极电极；以及与所述栅极布线电连接的栅极电极。

优选地，所述分裂栅结构包括：位于所述第一沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和所述第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；至少一部分位于所述第一沟槽中的屏蔽导体，所述屏蔽导体从所述第一沟槽上方延伸至其底部，并且与所述半导体衬底之间由所述绝缘叠层彼此隔离；在所述第一沟槽上部中位于所述屏蔽导体两侧的栅极导体；其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由所述栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。

优选地，所述第一绝缘层填充所述第二沟槽的下部，所述栅极布线填充所述第二沟槽的上部，所述栅极布线与所述体区之间由所述栅极电介质彼此隔离。

优选地，所述屏蔽导体从所述半导体衬底表面向下延伸预定的深度。

优选地，所述第一绝缘层由氧化硅组成，所述第二绝缘层由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。

优选地，所述第一沟槽和所述第二沟槽的深度在0.1至50微米的范围内。

优选地，所述第一沟槽的宽度大于等于所述第二沟槽的宽度的1.5倍。

优选地，所述第一沟槽的宽度在0.2至10微米的范围内。

优选地，所述第二沟槽的宽度在0.1至5微米的范围内。

优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

优选地，所述第一沟槽的侧壁倾斜，使得所述第一沟槽的顶部宽度大于所述第一沟槽的底部宽度。

优选地，所述功率半导体器件为选自CMOS器件、BCD器件、MOSFET晶体管、IGBT和肖特基二极管中的一种。

在根据本实用新型实施例的方法中，在功率半导体器件中形成SGT结构，其中，在屏蔽导体与半导体衬底之间形成绝缘叠层，从而减小栅漏电容Cgd。

该方法利用不同尺寸沟槽的填充效果，同时形成栅极导体和栅极布线，从而可以简化工艺。通过较简单的工艺步骤实现SGT结构，解决常规工艺中工艺复杂，容易出现栅源短路、栅漏电容Cgd异常等问题从而满足产品的参数和可靠性要求的同时，结合具体工艺步骤将布线方法做到最高效、低成本。与现有技术相比，基于0.25～0.35um工艺，该方法可以将目前制造工艺中采用的光致抗蚀剂掩模减少3～4个光致抗蚀剂掩模。

本实用新型实施例采用的一种减少源漏电容的分离栅功率半导体器件结构及其形成方法，还可以运用于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出根据现有技术的功率半导体器件的制造方法主要步骤的截面图。

图2示出根据本实施新型实施例的功率半导体器件的制造方法的流程图。

图3a至3i示出根据本实施新型实施例的半导体器件制造方法不同阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。

图2示出根据本实用新型实施例的SGT功率半导体器件的制造方法的流程图，图3a至3i分别示出在不同步骤中的截面图。下文结合图2和3a至3i描述根据本实用新型实施例的制造方法的步骤。

该方法开始于半导体衬底101。半导体衬底例如是掺杂成N型的硅衬底，该硅衬底的纵向掺杂均匀，电阻率例如在1～15Ω·cm的范围之间。半导体衬底具有相对的第一表面和第二表面。优选地，在半导体衬底的第一表面，通过光刻、蚀刻、离子注入、杂质激活等工艺形成功率半导体的分压环结构，所述的分压环结构属于本领域器件结构的一种公知的结构部分，在此不再详述。优选地，本实施例中采用的半导体衬底101可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基二极管等半导体器件。

在步骤S101中，在半导体衬底101的第一区域201和第二区域202中分别形成第一沟槽1021和第二沟槽1022，如图3a所示。

用于形成第一沟槽1021和第二沟槽1022的工艺包括通过光刻和蚀刻形成抗蚀剂掩模，经由抗蚀剂掩模的开口蚀刻去除半导体衬底101的暴露部分。

在该实施例中，第一区域201指的是SGT结构中源区和屏蔽导体的布线区域，第二区域202指的是SGT结构中栅极导体的布线区域。

第一沟槽1021和第二沟槽1022从半导体衬底101的表面向下延伸，并且到达所述半导体衬底101中预定的深度。第一沟槽1021和第二沟槽1022的深度在0.1至50微米的范围内。第一沟槽1021的宽度大于等于第二沟槽1022的宽度的1.5倍。在该实施例中，第一沟槽1021的宽度在0.2至10微米的范围内。第二沟槽1022的宽度在0.1至5微米的范围内。SGT结构的沟槽的宽度比相同导通效率水平的常规沟槽功率半导体器件的沟槽要宽很多，且其沟槽的深度也比常规沟槽功率半导体器件的沟槽要深很多。

优选地，第一沟槽1021和第二沟槽1022的侧壁倾斜，例如相对于垂直沟槽的顶部成85至89度的角度，使得沟槽的底部宽度小于顶部宽度。沟槽的角度较斜，利于后续各介质层、导电材料的填充，减少填充缝隙导致的缺陷等问题。

在步骤S102中，在半导体衬底101的表面上依次形成绝缘叠层，该绝缘叠层包括共形的第一绝缘层122和第二绝缘层123，如图3b所示。

在第一沟槽1021中，第一绝缘层122围绕第二绝缘层123。在第二沟槽1022中，第一绝缘层122填充沟槽的内部空间，在该区域中第二绝缘层123覆盖在第一绝缘层122的上方。第一沟槽1021的尺寸大于第二沟槽1022的尺寸，因此，即使在同一个工艺中沉积形成第一绝缘层122，可以获得不同填充效果的绝缘层。第一沟槽1021中的第一绝缘层122为共形层，第二沟槽1022中的第一绝缘层122为填充层。在第二沟槽1022的宽度例如为第一绝缘层122的厚度的2倍或更大时，第一绝缘层122可以完全填满第二沟槽1022。

第一绝缘层122和第二绝缘层123由不同的绝缘材料组成。在该实施例中，第一绝缘层122例如由氧化硅组成。第二绝缘层123例如由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。优选地，第二绝缘层123由氮化硅组成。第一绝缘层122的厚度例如为500至50000埃，第二绝缘层123的厚度例如为50至5000埃。第一绝缘层122的厚度越大，则栅漏电容Cgd越小。

用于形成第一绝缘层122的工艺包括通过热氧化、化学气相沉积(CVD)或高密度等离子体化学气相沉积，在第一沟槽1021的内壁形成氧化层。所述氧化层共形地覆盖第一沟槽1021的侧壁和底部，从而仍然保留第一沟槽1021的一部分内部空间。

用于形成第二绝缘层123的工艺包括通过化学气相沉积(CVD)或高密度等离子体化学气相沉积，在第一绝缘层122表面形成氮化物层。所述氮化物层共形地覆盖第一绝缘层122的表面，从而仍然保留第一沟槽1021的一部分内部空间。

在步骤S103中，在第一沟槽1021中形成屏蔽导体104，如图3c所示。

该屏蔽导体104例如由掺杂的非晶硅或多晶硅组成。用于形成屏蔽导体104的工艺例如包括采用溅射等工艺沉积多晶硅，使得多晶硅填充第一沟槽1021的剩余部分，以及采用化学机械平面化(CMP)去除位于第一沟槽1021外部的多晶硅，使得填充第一沟槽1021的多晶硅形成屏蔽导体104。

该多晶硅的沉积速度例如为1至100埃每分钟，沉积温度例如为510至650摄氏度，厚度例如为1000至100000埃。通过控制屏蔽导体104的掺杂浓度，可以调节其电阻。在该实施例中，屏蔽导体104的方块电阻Rs例如小于20欧姆。进一步的，屏蔽导体104的方块电阻Rs越小，在后续氧化层的过程中形成的氧化层厚度与硅相比越大。进一步的，屏蔽导体104的材料选用非晶，越容易形成更低的方块电阻Rs。

在上述的沉积步骤中，可以采用一次或多次沉积形成屏蔽导体104的材料。在多次沉积时，后续沉积步骤的速率小于先前沉积步骤，从而沉积速率逐渐减小。在沟槽填充过程中，沉积速率越慢填充效果越好，沟槽底部填充比沟槽顶部难填充，因此在多次填充时，前面沉积的速率需要小于后面任何一次沉积的速率。

在上述的化学机械平面化步骤中，采用半导体衬底101作为停止层。在第一沟槽1021处，该平面化不仅去除多晶硅位于第一沟槽1021外部的部分，进一步还去除第二绝缘层123和第一绝缘层122位于第一沟槽1021外部的部分。因此，在第一沟槽1021中，屏蔽导体104、第二绝缘层123和第一绝缘层122的顶部与半导体衬底101的表面齐平。在第二沟槽1022处，该平面化不仅去除第一绝缘层122位于第二沟槽1022外部的部分，进一步还去除第一绝缘层122上方的第二绝缘层123和多晶硅。因此，第一绝缘层122的顶部与半导体衬底101的表面齐平。

在步骤S104，蚀刻去除第一绝缘层122的一部分，从而在第一沟槽1021的上部形成位于屏蔽导体104两侧的第一开口1241，在第二沟槽1022的上部形成第二开口1022，如图3d所示。该第一开口1241和第二开口1022重新暴露第一沟槽1021的上部侧壁。

该蚀刻工艺例如是湿法蚀刻。由于蚀刻剂的选择性，相对于半导体衬底101、第二绝缘层123和屏蔽导体104去除第一绝缘层122的暴露部分。该蚀刻回蚀刻第一绝缘层122位于第一沟槽1021和第二沟槽1022内部的部分，从而暴露半导体衬底101的表面。第二绝缘层123和屏蔽导体104的一部分从半导体衬底101的表面向上延伸的高度对应于第一绝缘层122的厚度，例如为500到50000埃。该延伸的高度利于后续接触孔开孔工艺。第一绝缘层122从半导体衬底101的表面向下延伸的深度例如为0.5至5微米。在蚀刻之后，第一绝缘层122位于第一沟槽1021的下部侧壁和底部的一部分保留，使得屏蔽导体104的下部与半导体衬底101之间仍然由绝缘叠层彼此隔离。第一绝缘层122位于第二沟槽1022的下部的一部分保留。如上所述，由于第一绝缘层122在第二沟槽1022中是填充层，因此其中无形成屏蔽导体。

在步骤S105中，在第一沟槽1021的上部侧壁和屏蔽导体104的顶部形成栅极电介质105，以及在第二沟槽1022的上部侧壁形成栅极电介质105，如图3e所示。

用于形成栅极电介质105的工艺可以采用热氧化。该热氧化的温度例如为950至1200摄氏度。半导体衬底101和屏蔽导体104的暴露硅材料在热氧化过程中形成氧化硅。在热氧化步骤中，半导体衬底101的表面也暴露于气氛中。栅极电介质105不仅覆盖在第一沟槽1021和第二沟槽1022的上部侧壁上，而且也覆盖在半导体衬底101的表面上。

与致密的半导体衬底101相比，屏蔽导体104为重掺杂的非晶或多晶材料，其结构较疏松，掺杂浓度较高。结果，栅极电介质105位于屏蔽导体104表面上的第二部分的厚度比位于半导体衬底101表面上和第一沟槽1021以及第二沟槽1022中的第一部分的厚度大。栅极电介质105的第一部分的厚度例如为50至5000埃，第二部分的厚度例如为60至10000埃。

在步骤S106中，在第一开口1241中形成栅极导体106，在第二开口1242中形成栅极布线131，以及在半导体衬底101与第一沟槽1021相邻的区域中形成体区107和源区108，如图3f所示。

该栅极导体106和栅极布线131例如由掺杂的非晶硅或多晶硅组成。用于形成栅极导体106和栅极布线131的工艺例如包括采用溅射等工艺沉积多晶硅，使得多晶硅填充第一沟槽1021和第二沟槽1022的剩余部分，以及采用化学机械平面化(CMP)去除位于第一开口1241和第二开口1242外部的多晶硅，使得多晶硅填充屏蔽导体104两侧的开口，从而形成在第一开口1241中形成栅极导体106，在第二开口1242中形成栅极布线131。

该多晶硅的沉积速度例如为1至100埃每分钟，沉积温度例如为510至650摄氏度，厚度例如为1000至100000埃。通过控制栅极导体106的掺杂浓度，可以调节其电阻。在该实施例中，栅极导体106的方块电阻Rs例如小于20欧姆。进一步的，栅极导体106的方块电阻Rs越小，在后续氧化层的过程中形成的氧化层厚度与硅相比越大。进一步的，栅极导体106的材料选用非晶，越容易形成更低的方块电阻Rs。

在上述的沉积步骤中，可以采用一次或多次沉积形成栅极导体106的材料。在多次沉积时，后续沉积步骤的速率小于先前沉积步骤，从而沉积速率逐渐减小。在沟槽填充过程中，沉积速率越慢填充效果越好，沟槽底部填充比沟槽顶部难填充，因此在多次填充时，前面沉积的速率需要小于后面任何一次沉积的速率。

接着，在半导体衬底101中形成P型的体区107，以及在体区107中形成N型的源区。用于形成体区107和源区108的工艺例如是多次离子注入。通过选择合适的掺杂剂形成不同类型的掺杂区，然后进行热退火以激活杂质。在离子注入中，采用屏蔽导体104和栅极导体106作为硬掩模，可以限定体区107和源区108的横向位置，从而可以省去光致抗蚀剂掩模。该离子注入的角度例如是零角度，即相对于半导体衬底101的表面垂直注入。通过控制离子注入的能量，可以限定体区107和源区108的注入深度，从而限定垂直位置。

在形成体区107时，采用的掺杂剂为B11或BF2，也可以是先注B11再注BF2，注入能量为20～100Kev，注入剂量为1E14～1E16，热退火温度为500至1000摄氏度。在形成源区108时，采用的掺杂剂为P+或AS+，注入能量为60～150Kev，注入剂量为1E14～1E16，热退火温度为800至1100摄氏度。

在该步骤中，在第一沟槽1021中形成SGT结构，包括位于沟槽中的屏蔽导体104和栅极导体106。栅极导体106包括位于第一沟槽1021中的第一部分，以及在半导体衬底101上方延伸的第二部分。栅极导体106的第一部分形成在屏蔽导体104两侧的第一开口1241中，从而屏蔽导体104夹在中间。屏蔽导体104与栅极导体106之间由第二绝缘层123彼此隔离。屏蔽导体104的下部延伸至第一沟槽1021的下部，与半导体衬底101之间由绝缘叠层彼此在隔离，该绝缘叠层包括第一绝缘层122和第二绝缘层123。栅极导体106与体区107和源区108相邻，并且由栅极电介质105彼此隔离。

在步骤S107中，在半导体结构的表面沉积层间介质层109，如图3g所示。

层间介质层109覆盖半导体衬底101的第一区域和第二区域层间介质层109可以由选自二氧化硅、氮化硅、氮氧化硅中的至少一种组成，并且可以是单层或叠层结构。在该实施例中，层间介质层109例如可以是厚度为2000至15000埃的硼磷硅玻璃(BPSG)。

在步骤S108中，在层间介质层109中形成到达源区108、栅极导体106和屏蔽导体104的多个接触孔125，以及通过离子注入在多个接触孔125的底部分别形成接触区110，如图3h所示。

用于形成接触孔125的工艺例如是干法蚀刻。接触孔125的侧壁倾斜，例如相对于垂直第一沟槽1021和第二沟槽1022的顶部成85至89.9度的角度，使得接触孔125的底部宽度小于顶部宽度。接触孔125的角度较斜，利于后续导电材料的填充，减少填充缝隙导致的缺陷等问题。

在半导体衬底101的第一区域201中，多个接触孔125中的第一组接触孔依次穿过层间介质层109和栅极电介质105，延伸至屏蔽导体104中的预定深度，第二组接触孔依次穿过层间介质层109、栅极电介质10、源区108到达体区107中的预定深度。该预定深度例如是0.1至1微米。

在半导体衬底101的第二区域202中，多个接触孔125中的第三组接触孔依次穿过层间介质层109，延伸至栅极导体106中的预定深度。

在离子注入中，采用层间介质层作为硬掩模，限定接触区110的横向位置，从而可以省去光致抗蚀剂掩模。该离子注入采用的掺杂剂为B11或BF2，也可以是先注B11再注BF2，注入能量为20～100Kev，注入剂量为1E14～1E16，热退火温度为500至1000摄氏度。在离子注入之后，可以进行热退火以激活掺杂剂。

在步骤S109中，形成源极电极111和栅极电极112，如图3i所示。

该步骤例如包括沉积金属层以及图案化。该金属层例如由选自Ti、TiN、TiSi、W、AL、AlSi、AlSiCu、Cu、Ni中的一种或其合金组成。通过蚀刻将金属层图案化成源极电极111和栅极电极112。如图所示，源极电极111和栅极电极112彼此隔离。

在半导体衬底101的第一区域201中，源极电极111经由所述多个接触孔125中的第一组接触孔到达屏蔽导体104，经由所述多个接触孔125中的第二组接触孔到达源区108，从而将源区108和屏蔽导体104彼此电连接。在半导体衬底101的第二区域202中，栅极电极112经由所述多个接触孔125中的第三组接触孔到达栅极导体106。

在步骤S109后，已经实现功率半导体器件的金属化。进一步地，根据产品的需要，可以增加钝化层保护，完成功率半导体器件正面结构的加工。经过减薄、背金、划片等一系列后道工艺完成器件的最终实现。

应当注意，尽管在上述的截面图中，不同沟槽中的屏蔽导体104彼此隔离，栅极导体106彼此隔离，然而，在实际的功率半导体器件中，从平面结构观察，上述不同沟槽中的屏蔽导体104可以彼此连接，栅极导体106也可以彼此连接。在一种实施例中，该连接方式例如是不同第一沟槽1021中的栅极导体106和第二沟槽1022中的栅极布线由单个导电层整体形成，以及不同第一沟槽1021中的屏蔽导体104由单个导电层整体形成。在替代的实施例中，该连接方式例如是利用公共的源极电极将不同第一沟槽1021中的屏蔽导体104彼此连接，以及利用公共的栅极电极将不同第一沟槽1021中的栅极导体106与第二沟槽1022中的栅极布线131彼此连接。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本实用新型的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种功率半导体器件，其特征在于，包括：

位于半导体衬底中的多个沟槽，所述半导体衬底为第一掺杂类型，所述多个沟槽包括第一尺寸的第一沟槽和第二尺寸的第二沟槽，所述第一尺寸大于所述第二尺寸；

位于所述第一沟槽中的分裂栅结构，所述分裂栅结构包括屏蔽导体、栅极导体和夹在二者之间的第二绝缘层；

位于所述第二沟槽中的栅极布线，所述栅极布线与所述栅极导体相连接；

位于所述半导体衬底中的体区，所述体区邻近所述第一沟槽上部，且为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反；

位于所述体区中的源区，所述源区为所述第一掺杂类型；

与所述源区和所述屏蔽导体电连接的源极电极；以及

与所述栅极布线电连接的栅极电极。

2.根据权利要求1所述的功率半导体器件，其特征在于，所述分裂栅结构包括：

位于所述第一沟槽下部侧壁和底部的绝缘叠层，所述绝缘叠层包括第一绝缘层和所述第二绝缘层，所述第一绝缘层围绕所述第二绝缘层；

至少一部分位于所述第一沟槽中的屏蔽导体，所述屏蔽导体从所述第一沟槽上方延伸至其底部，并且与所述半导体衬底之间由所述绝缘叠层彼此隔离；

在所述第一沟槽上部中位于所述屏蔽导体两侧的栅极导体；

其中，所述栅极导体与所述屏蔽导体之间由所述绝缘叠层中的至少一层彼此隔离，所述栅极导体与所述体区之间由栅极电介质彼此隔离，所述屏蔽导体与所述半导体衬底之间由所述绝缘叠层彼此隔离。

3.根据权利要求2所述的功率半导体器件，其特征在于，所述第一绝缘层填充所述第二沟槽的下部，所述栅极布线填充所述第二沟槽的上部，所述栅极布线与所述体区之间由所述栅极电介质彼此隔离。

4.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽导体从所述半导体衬底表面向下延伸预定的深度。

5.根据权利要求2所述的功率半导体器件，其特征在于，所述第一绝缘层由氧化硅组成，所述第二绝缘层由选自氮化硅、氮氧化物或多晶硅中的至少一种组成。

6.根据权利要求3所述的功率半导体器件，其特征在于，所述第一沟槽和所述第二沟槽的深度在0.1至50微米的范围内。

7.根据权利要求6所述的功率半导体器件，其特征在于，所述第一沟槽的宽度大于等于所述第二沟槽的宽度的1.5倍。

8.根据权利要求7所述的功率半导体器件，其特征在于，所述第一沟槽的宽度在0.2至10微米的范围内。

9.根据权利要求8所述的功率半导体器件，其特征在于，所述第二沟槽的宽度在0.1至5微米的范围内。

10.根据权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。

11.根据权利要求1所述的功率半导体器件，其特征在于，所述第一沟槽的侧壁倾斜，使得所述第一沟槽的顶部宽度大于所述第一沟槽的底部宽度。

12.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件为选自CMOS器件、BCD器件、MOSFET晶体管、IGBT和肖特基二极管中的一种。