JP2004522319A - ショットキー障壁を持つ半導体デバイスの製造 - Google Patents
ショットキー障壁を持つ半導体デバイスの製造 Download PDFInfo
- Publication number
- JP2004522319A JP2004522319A JP2003516097A JP2003516097A JP2004522319A JP 2004522319 A JP2004522319 A JP 2004522319A JP 2003516097 A JP2003516097 A JP 2003516097A JP 2003516097 A JP2003516097 A JP 2003516097A JP 2004522319 A JP2004522319 A JP 2004522319A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- schottky
- cell
- electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000002019 doping agent Substances 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 25
- 230000000873 masking effect Effects 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 239000007772 electrode material Substances 0.000 claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 69
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 230000000903 blocking effect Effects 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000007480 spreading Effects 0.000 claims description 4
- 238000003892 spreading Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 46
- 239000011295 pitch Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 14
- 239000000463 material Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 239000011247 coating layer Substances 0.000 description 7
- -1 boron ions Chemical class 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 125000004437 phosphorous atom Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】ショットキー電極と、トレンチ絶縁された電極に横方向に境を接する第１の導電型の半導体本体部との間にショットキー障壁を持ち、ショットキー障壁がトレンチ絶縁された電極に隣接する逆の、第２の導電型のガード領域に横方向に終端する半導体デバイスの製造において、ガード領域、トレンチ絶縁された電極、ショットキー障壁を、互いに関してセルフアラインさせること。
【解決手段】ショットキー障壁を含有するトレンチゲートパワーＭＯＳＦＥＴ、トレンチショットキー整流器、および、他のデバイスの製造において、スペーサ（５２）を設けて、狭開口（５２ａ）を、ショットキー障壁（８０）が形成されるべき位置をマスクするマスクパターン（５１， ５１ｓ）の、より広い開口（５１ａ）に形成することによって、ガード領域（１５ｓ）、トレンチ絶縁された電極（１１ｓ）、ショットキー障壁（８０）が、互いに関してセルフアラインされる。トレンチ絶縁された電極（１１ｓ）は、狭開口（５２ａ）においてトレンチ（２０）をエッチングによって形成して、そのトレンチ内に絶縁材料（１７）と、その後に電極材料（１１ｓ）とを設けることによって形成される。ガード領域（１５ｓ）は、より広い開口（５１ａ）からドーパント（６１）を導入することによって設けられる。マスクパターン（５１， ５１ｓ）は、このドーパント導入に対して、その下の本体部をマスクし、また、ショットキー障壁（８０）が形成されるべきエリアにドーパント（６１）が横方向に広がるのを防止するのに十分な幅（ｙ８）を持っている。次いで、少なくともマスクパターン（５１， ５１ｓ）が、除去された後、ショットキー電極（３３）が、堆積される。
【選択図】図７
【解決手段】ショットキー障壁を含有するトレンチゲートパワーＭＯＳＦＥＴ、トレンチショットキー整流器、および、他のデバイスの製造において、スペーサ（５２）を設けて、狭開口（５２ａ）を、ショットキー障壁（８０）が形成されるべき位置をマスクするマスクパターン（５１， ５１ｓ）の、より広い開口（５１ａ）に形成することによって、ガード領域（１５ｓ）、トレンチ絶縁された電極（１１ｓ）、ショットキー障壁（８０）が、互いに関してセルフアラインされる。トレンチ絶縁された電極（１１ｓ）は、狭開口（５２ａ）においてトレンチ（２０）をエッチングによって形成して、そのトレンチ内に絶縁材料（１７）と、その後に電極材料（１１ｓ）とを設けることによって形成される。ガード領域（１５ｓ）は、より広い開口（５１ａ）からドーパント（６１）を導入することによって設けられる。マスクパターン（５１， ５１ｓ）は、このドーパント導入に対して、その下の本体部をマスクし、また、ショットキー障壁（８０）が形成されるべきエリアにドーパント（６１）が横方向に広がるのを防止するのに十分な幅（ｙ８）を持っている。次いで、少なくともマスクパターン（５１， ５１ｓ）が、除去された後、ショットキー電極（３３）が、堆積される。
【選択図】図７
Description
【０００１】
【発明の属する技術分野】
本発明は、ショットキー電極と、トレンチ絶縁された電極に横方向に境を接している半導体本体部との間にショットキー障壁を持つ半導体デバイスを製造する方法に関するものである。本発明は、また、そのような製造方法によって造られるデバイスに関するものである。それらのデバイスは、例えばトレンチゲートパワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）、および／または、例えばトレンチ分離されたショットキー整流器ダイオードであってもよい。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴのソース−ドレイン間に、即ち、ＭＯＳＦＥＴのドレインドリフト領域とチャネル形成領域との間のｐ−ｎ接合ダイオードに並列にショットキー障壁ダイオードを集積することは、米国特許ＵＳ−Ａ−４，５２１，７９５（本出願人参照番号ＰＨＢ３２８４２）から公知である。ショットキー障壁は、ソース電極の一部と、ドレインドリフト領域の一部を形成する半導体本体部との間に形成されている。そのような並列ショットキーダイオードは、スイッチング速度を増加させ、また、例えば、ＭＯＳＦＥＴが、誘導性の負荷をスイッチングしているとき、および／または、同期ｄｃ−ｄｃコンバータの制御ＭＯＳＦＥＴとして働いているときに、それがなければｐ−ｎ接合ダイオードの電気伝導によって生じる大きな電力消費、蓄積電荷、および、高いスイッチング損失を減少させるように働くことができる。このように、ショットキーダイオードは、ｐ−ｎダイオードよりも低いＶｆを持ち、したがって、それがなければｐ−ｎダイオードを通って流れる電流を吸収する。これによって、ＵＳ−Ａ−４，５２１，７９５の全内容が、本願で参照資料とされる。
【０００３】
ＵＳ−Ａ−４，５２１，７９５は、ショットキー障壁が、ＭＯＳＦＥＴのチャネル形成領域の一部によって形成されるガードリングに横方向に終端している実施例を開示している。プレーナＤＭＯＳタイプのＭＯＳＦＥＴ実施例に加えて、ＵＳ−Ａ−４，５２１，７９５は、トレンチゲートＭＯＳＦＥＴに、そのようなショットキー障壁を含有させることを教えている。この後者の場合において、ＭＯＳＦＥＴトレンチゲートは、ソース電極とともにショットキー障壁を形成しているドリフト領域の一部と横方向に境を接する、トレンチ内に絶縁された電極である。
【０００４】
米国特許ＵＳ−Ａ−４，６４６，１１５（本出願人参照番号ＰＨＢ３３０４７）およびＵＳ−Ａ−５，６１２，５６７は、優位な構成を持つディスクリートショットキー障壁整流器を開示している。それらの整流器のショットキー障壁エリアは、とりわけトレンチ絶縁された電極として具体化された、密に配置されたフィールドリリーフ（電界軽減）手段の間に存在する。ショットキー電極は、トレンチ電極と横方向に境を接する半導体ドリフト領域の表面部とともに障壁エリアを形成する。それらのトレンチ電極は、ショットキー電極と電気的に接続している。ドリフト領域は、トレンチの深さの大部分においてトレンチに隣接しており、ドリフト領域が、ショットキー整流器デバイスのブロッキング状態において空乏状態になるに十分の幅およびドーピング濃度を持っている。これによって、ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７の全内容が、本願で参照資料とされる。
【０００５】
今日、半導体デバイスの製造において、コンパクトなジオメトリーにデバイスを製造するために、セルフアライン技術を用いることが、しばしば望ましい。
【０００６】
【課題を解決するための手段】
本方法によれば、そのようなデバイスを製造する方法であって、
（ａ） ショットキー障壁が形成されるべきエリアをマスクするために、半導体本体の表面にマスクパターンを設ける工程と、
（ｂ） 狭開口を、前期マスクパターンの、それより広い開口の側壁に側壁延長部を設けることによって定め、そして、前記狭開口において前記本体内にトレンチをエッチングによって形成して、前記トレンチ内に絶縁材料と、その後に電極材料とを設けることによって、トレンチ絶縁された電極を形成する工程と、
（ｃ） 前記マスクパターンの前記より広い開口から前記本体に第２の導電型のドーパントを導入することによってガード領域を設ける工程であって、前記マスクパターンが、前記ドーパント導入に対して、その下の前記本体部をマスクするのに十分な厚さと、前記ショットキー障壁が形成されるべきエリアに前記ドーパントが横方向に拡がるのを防止するのに十分な幅とを持っている工程と、
（ｄ） 少なくとも前記ショットキー障壁が形成されるべき前記エリアにショットキー電極を堆積する前に、少なくとも前記マスクパターンを除去する工程と、
が用いられる方法が、提供される。
【０００７】
したがって、本発明は、ガード領域、トレンチ絶縁された電極、ショットキー障壁を、互いに関してセルフアラインさせるために、それらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を用いる。より広い開口、および、側壁拡張部によって定められる狭開口をそのように用いることによって、非常に狭いガード領域および非常に狭い絶縁された電極を有するトレンチのいずれもを、ショットキー障壁エリアに関して正確に、かつ、セルフアラインに形成できる。さらに、これらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を、例えばディスクリートショットキー整流器、ショットキーを集積したディスクリートＭＯＳＦＥＴ、および、集積回路デバイスを製造するための種々のデバイス技術と両立するように、種々のデバイスに関連して用いることができる。
【０００８】
プロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）の１つ以上を、半導体デバイスの他の部分を設けるために用いて、製造を簡素化することもできる。したがって、特別に益のあることとして、本発明による方法と、米国特許ＵＳ−Ａ−６，０８７，２２４（本出願人参照番号 ＰＨＢ３４２４５）に開示されているトレンチゲートＭＯＳＦＥＴを製造する優位な方法との協働が、可能である。ＵＳ−Ａ−６，０８７，２２４においては、
（ｉ） 狭開口を、半導体本体の表面の第１のマスクの、より広い開口の側壁に側壁延長部を設けることによって定め、
（ｉｉ） トレンチを、狭開口において、デバイスのドレインドリフト領域を与える第１の導電型の本体部内にエッチングによって形成し、
（ｉｉｉ） トレンチゲートを、トレンチ内に絶縁された電極として設け、
（ｉｖ） 第１の導電型のソース領域を、側壁延長部を用いてトレンチゲートに関してセルフアラインするように設けている。
【０００９】
これによって、ＵＳ−Ａ−６，０８７，２２４の全内容が、本願で参照資料とされる。
【００１０】
工程（ｉ）の側壁延長部は、工程（ｂ）で形成することができる。本発明のガード領域は、ＵＳ−Ａ−６，０８７，２２４デバイスのチャネル形成領域の少なくとも一部と同時に形成することができ、どちらの領域も、第２の導電型である。ソース電極（ソース領域にコンタクトする）の一部は、ドレインドリフト領域の表面隣接部にコンタクトするショットキー電極を有していてもよい。本発明によるプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）は、ＵＳ−Ａ−６，０８７，２２４の方法と種々の形に組み合わせることができる。したがって、例えば、ソース領域および／またはチャネル形成領域（したがって、ガード領域）は、トレンチゲート形成の前あるいは後のいずれでも形成することができ、高ドープ領域は、チャネル形成領域に（しかし、ショットキー障壁エリアからマスクされて）、深くも浅くもどちらでも設けることができ（また、セルフアラインに）、ドープされた半導体、金属、シリサイド材料のいずれもが、ゲートとして使用でき、絶縁被覆層は、トレンチゲート上に、堆積あるいは成長のいずれでも設ける（また、セルフアラインに）ことができる。
【００１１】
前記ＭＯＳＦＥＴは、前記ショットキー障壁が前記ドレインドリフト領域を用いて形成されている少なくとも１個のショットキーセルと、前記ショットキー障壁を持たない複数のトランジスタセルとを有するセル型デバイスであってもよい。これは、トランジスタセルを、非常にコンパクトに保たせる。したがって、工程（ａ）の前記マスクパターンは、前記ショットキー障壁が形成される前記エリア上よりも前記トランジスタセル上で狭くてもよい。工程（ｃ）において前記トランジスタセル内に導入される前記ドーパントは、横方向に散乱および／または拡散し、前記トランジスタセル内で前記マスクパターンの下に広がるチャネル形成領域になってもよい。前記第２の導電型の追加のドーパントが、前記トランジスタセルに導入されて、前記トランジスタセルの前記チャネル形成領域に対して、より高ドープのコンタクト領域を形成してもよい。この追加のドーパントは、前記ドレインドリフト領域が前記ショットキー障壁を形成するように前記本体表面まで延在している前記少なくとも１個のショットキーセルから容易にマスクされる。ショットキーセルに対するそのマスクは、クリティカルなアライメントを必要としない。
【００１２】
協働は、本発明による方法と、ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７に開示されているようなセル型ショットキー整流器デバイスの優位な構成との間でも可能である。この場合には、本発明は、トレンチ絶縁された電極に隣接した本体表面に、セルフアラインで、第２の導電型の非常にコンパクトなガードリングを含有することを可能にする。ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７が教えているように、前記トレンチ絶縁された電極は、前記ショットキー電極に電気的に接続することができ、また、前記トレンチの深さのほとんどに渡って前記トレンチに隣接する前記半導体ドリフト領域は、前記ショットキー整流器デバイスのブロッキング状態において、前記ドリフト領域が空乏状態になるのに十分な幅およびドーピング濃度を持つのが好都合である。本発明によってつくられたそのようなショットキー整流器は、高絶縁破壊電圧および改良されたＶｆは勿論のこと、低漏洩電流を所有することができる。
【００１３】
【発明の実施の形態】
本発明による有利な観点が、付記されている請求項に呈示されている。本発明によるそれらの、そして、他の特定の観点が、付随する図面と関連して、例として、以下に記述される本発明の実施例で説明される。
【００１４】
図は全て、概略図であり、それらの図面の種々の部分の相対的な大きさおよび割合は、図面の明確さおよび便宜のために、寸法を拡大／縮小して示してあることに注意されたい。修正された、および、異なる実施例において、同一の、または、同等の観点を参照するために、概略、同一の参照符号を用いている。
【００１５】
それらの全ての実施例（ＭＯＳＦＥＴであれ、ショットキー整流器であれ）で製造されるデバイスは、トレンチ絶縁された電極１１ｓと横方向に境を接した１個以上のセルＣｓにおいて、ショットキー電極３３と第１の導電型の半導体本体部１４ｓとの間に、ショットキー障壁８０を持っている。ショットキー障壁８０は、トレンチ絶縁された電極１１ｓに隣接する、逆の第２の導電型のガード領域１５ｓに横方向に終端している。それらの製造において、以下のプロセス工程が、ガード領域１５ｓ、トレンチ絶縁された電極１１ｓ、および、ショットキー障壁８０を、互いに関してセルフアラインするために用いられる。
【００１６】
（ａ） 前記ショットキー障壁８０が形成されるべきエリアをマスクするために、半導体本体１００の表面１０ａにマスクパターン５１を設ける工程と、
（ｂ） 狭開口５２ａを、マスクパターン５１の、それより広い開口５１ａの側壁に側壁延長部５２（通例、「スペーサ」と称される）を設けることによって定め、そして、前記狭開口５２ａにおいて前記本体１００内にトレンチ２０をエッチングによって形成して、前記トレンチ内２０に絶縁材料１７と、その後に電極材料１１’とを設けることによって、前記トレンチ絶縁された電極１１ｓを形成する工程と、
（ｃ） 前記より広い開口５１ａから前記本体１００に第２の導電型のドーパント６１を導入することによって前記ガード領域１５ｓを設ける工程であって、前記マスクパターン５１が、前記ドーパント導入に対して、その下の前記本体部をマスクするのに十分な厚さと、前記ショットキー障壁８０が形成されるべきエリアに前記ドーパントが横方向に拡がるのを防止するのに十分な幅ｙ８とを持っている工程と、
（ｄ） その後、少なくとも前記ショットキー障壁８０が形成されるべき前記エリアに前記ショットキー電極３３を堆積する前に、少なくとも前記マスクパターン５１を除去する工程。
【００１７】
トレンチゲート ＭＯＳＦＥＴ ：デバイスの第 １ の例（図 １， ２ ）
図１は、これらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を用いて製造された、ショットキーダイオードを集積したトレンチゲートセル型パワーＭＯＳＦＥＴデバイスの第１の例を図解している。そのデバイスは、ショットキー障壁８０を持たない複数のトランジスタセルＣｔ、および、ショットキー障壁８０がＭＯＳＦＥＴドレイン領域１４の一部１４ｓを用いて形成されている少なくとも１個のショットキーセルＣｓを有している。ドレイン領域１４は、全てのセルＣｔおよびＣｓで共通である。
【００１８】
トランジスタセルＣｔにおいて、第２の導電型（即ち、この場合はｐ型）のチャネル形成領域１５が、いずれも第１の導電型（即ち、この場合はｎ型）のソース領域１３とドレイン領域１４を分離している。ＭＯＳＦＥＴの絶縁されたトレンチゲート１１が、領域１３および１５を突き抜けて、その下のドレイン領域１４の部分の内部まで延びているトレンチ２０内に存在している。ゲート１１は、トレンチ２０の壁の中間誘電体層１７を介して、チャネル形成領域１５と容量結合している。このデバイスのオン状態におけるゲート１１への電圧信号の印加は、よく知られているように、領域１５に導電チャネル１２を誘起するように、また、ソース領域１３とドレイン領域１４との間のこの導電チャネル１２を流れる電流を制御するように働く。ソース領域１３は、デバイス本体１０の上主面１０ａに隣接して位置しており、領域１３， １５は、電極３３とオーミックにコンタクトしている。したがって、電極３３は、ＭＯＳＦＥＴデバイスのソース電極を供給する。ＭＯＳＦＥＴトレンチゲート１１は、中間絶縁被覆層１８によって、その上を覆っている電極３３から絶縁されている。
【００１９】
ショットキーセルＣｓにおいて、ソース電極３３の一部が、ドレイン領域の一部１４ｓとともにショットキー障壁８０を形成する。上述のように、トレンチ絶縁された電極１１ｓは、ＭＯＳＦＥＴセルＣｔのトレンチゲート１１と同一のプロセス工程において形成できる。ガード領域１５ｓは、ＭＯＳＦＥＴセルＣｔのチャネル形成領域１５と同一のプロセス工程において形成できる。しかしながら、図１に図解されるように、そのピッチ（境界トレンチ２０の中心同士間で測定されるセル幅）は、トランジスタセルＣｔの場合（ピッチＹｔ）よりも、ショットキーセルＣｓ（ピッチＹｓ）の場合の方が広い。
【００２０】
図１は、縦型パワーデバイス構造を示している。領域１４は、ドレインドリフト領域であり、高比抵抗のエピタキシャル層を、それと同じ導電型の、もっと高ドープされた基板１４ａ上に成長させることによって形成してもよい。この基板１４ａは、デバイス本体１０の下主面１０ｂにおいて、ドレイン電極３４とコンタクトしている。
【００２１】
通常、半導体本体１０は、単結晶シリコンのウエーハ本体１００から形成される。誘電体層１７は、通常、熱成長二酸化シリコンまたは堆積二酸化シリコンである。通常、ゲート１１および電極１１ｓは、導電ドープされた多結晶シリコンである。ソース電極３３は、通常、アルミニウムまたはアルミニウムシリサイド合金である。ソース電極３３には、金属シリサイドより成る下部層３３ａを持たせるのが好都合である。そのような層３３ａは、ドレインドリフト領域部１４ｓとともにシリサイドショットキー障壁８０を、また、ソース領域１３に対するシリサイド低抵抗オーミックコンタクトを形成することができる。したがって、この場合には、ソースコンタクト抵抗の減少も可能となる。
【００２２】
図２は、図１のセルＣｔ， Ｃｓの１つの特定のレイアウトの１実施例を図解している。図１の断面は、図２のＩ−Ｉ線に沿って取られている。この特定の例においては、ショットキーセルＣｓのピッチＹｓは、トランジスタセルＣｔのピッチＹｔの２倍である。この特定の例においては、トランジスタセルＣｔは、細長いストライプジオメトリーを持っており、一方、ショットキーセルＣｓは、正方形ジオメトリーで示されている。正方形に替えて、ショットキーセルＣｓは、同一のピッチＹｓで、より大きな面積を持つように、長方形あるいはストライプ形状であってもよい。図面を簡潔にするために、図２は、２個のショットキーセルＣｓの間に１個のトランジスタストライプセルＣｔしか示していない。しかしながら、そうではなくて、そのレイアウトは、ショットキーセルＣｓ（個々の幅Ｙｓの）間に、細長いストライプ形状のトランジスタセルＣｔ（個々の幅Ｙｔの）群を有していてもよい。その際、例えば、細長いストライプ形状のショットキーセルＣｓが、細長いストライプ形状のトランジスタセルＣｔ群と互い違いになっていてもよい。さらに、全く異なる既知のセルジオメトリーおよびセルレイアウトを本発明に用いてもよいことは、理解されるであろう。その際、例えば、セルＣｓおよびＣｔは、正方形および／または長方形および／または稠密六角形および／またはストライプのジオメトリーおよび／またはそれらが混合したジオメトリーを持ってもよい。各例において、トレンチ２０（そのゲート１１および／または電極１１ｓとともに）は、各セルの境界を囲んで延在していてもよい。
【００２３】
集積化されたショットキーダイオードの特性は、ショットキー障壁の高さを変化させることによって調整できるが、そのセルレイアウト、例えば、ショットキーセルＣｓの個数、それらのセルジオメトリー、それらの幅を変化させることによっても調整できる。ショットキーピッチＹｓは、トランジスタピッチＹｔよりも広いが、それでも、ショットキーセルＣｓのドレイン領域部１４ｓが、ショットキーダイオードのブロッキング状態において、即ち、絶縁破壊前に完全に空乏状態になることができるほどに十分に狭いのが、望ましい。したがって、ショットキー障壁８０に対するフィールドリリーフが、例えばＵＳ−Ａ−４，５２１，７９５に記載のものと同様に、ガード領域１５ｓによって、および／または、絶縁されたトレンチ電極１１ｓによって与えられてもよい。これは、いくつかの利点を達成させる。例えば、領域１４のドーピングｎを、そのようになっていない場合よりも高くでき、したがって、ショットキーＶｆを低減できる。ショットキー障壁の漏洩電流を低減でき、あるいは、同一の漏洩に対する障壁の高さを低くでき、したがって、Ｖｆに対する利点を得ることができる。
【００２４】
図面の簡単と明確とのために、図２は、若干のデバイス部分、即ち、トレンチ２０（実線輪郭）、ソース領域１３（破線輪郭）、ショットキー障壁８０とそのガード領域１５ｓ（鎖線輪郭）の表面終端しか示していない。図１， ２は、若干のセルＣｔ， Ｃｓしか示していないが、通常、ＭＯＳＦＥＴデバイスは、電極３３と３４との間に、何千というそれら並列のトランジスタセルＣｔを有している。
【００２５】
デバイスのアクティブなセルエリアは、デバイス本体１０の周辺を囲んで、種々の公知の周辺終端機構（図示せず）と境を接していてもよい。そのような機構には、通常、トランジスタセルの製造工程に先立って、本体表面１０ａの周辺デバイスエリアに厚いフィールド酸化物層を形成することが含まれる。さらに、種々の公知の回路（ゲート制御回路のような）が、アクティブなセルエリアと周辺終端機構との間の本体１０のエリアにおいて、デバイスに集積されてもよい。通常、それらの回路素子は、トランジスタセルＣｔに使われる正にそのマスキング工程とドーピング工程とのいくつかを用いて、この回路エリアにそれら自身のレイアウトを持って製造される。
【００２６】
第 １ の実施例：トレンチゲート ＭＯＳＦＥＴ プロセス（図 ３ 〜 １１ ）
セルＣｔ， Ｃｓの連続製造段階が、特定の１実施例として、図３〜１１のプロセス手順と関連して、ここで記述される。このプロセス手順は、本発明によるショットキーセルＣｓの製造に用いられており、また、トランジスタセルＣｔにＭＯＳＦＥＴ構造を形成するために、ＵＳ−Ａ−６，０８７，２２４に開示されている発明によっても用いられているスペーサ５２を形成する。したがって、セルＣｓ， Ｃｔのどちらのデバイス構造も、セルフアラインでコンパクトなジオメトリーに形成される。実際、図８、 ９に図解されている２つの全くノンクリティカルなアライメント工程は別にして、シングルマスキングパターン４５， ５１（図３においてフォトリソグラフィー的に定められている）を、図１〜１１に示されているトランジスタセルエリアおよびショットキーセルエリアに、その後の全ての開口（エッチング、平坦化、ドーピング、コンタクト形成などのための）を確定するために用いることができる。このセルフアライメントは、製造を単純化し、トランジスタセルＣｔを再現性良く密な間隔に、例えば、約１マイクロメートル以下のセルピッチＹｔで、そのセルエリアへの１個以上のショットキーセルの集積化と両立させながら、配置することを可能にする。
【００２７】
図３は、デバイス製造の初期段階における、図１のトランジスタセルＣｔおよびショットキーセルＣｓの本体部分を図解している。厚いシリコン窒化物層５１’が、シリコン本体表面１０ａ上の薄い二酸化シリコン層５０の上に堆積される。通常、酸化物層５０は、約５０ｎｍ厚である。窒化物層５１’の厚さは、以下のように選ばれる。
・ 図５におけるスペーサ形成のための開口５１ａの望みの深さおよび幅に比例すること。
・ 図８の打ち込みのエネルギーの低い方のイオン６３をマスクすることはもちろん、図７の打ち込み段階においてドーパントイオン６１の突き抜けに対してマスクする能力を有すること。
【００２８】
特定の１デバイス実施例において、具体的な一例として、窒化物層５１’の厚さは、約０．５ μｍ以上であってもよく、開口５１ａは、約０．５ μｍ幅であってもよい。
【００２９】
デバイスのセルピッチおよびジオメトリー（例えば、図２におけるような）が、図３， ４に図解されているフォトリソグラフィー段階およびエッチング段階によって確定される。開口５１ａは、公知のフォトリソグラフィー技術を用いて定められる。例えば、対応する開口５１ａ’を持つフォトレジストマスク４５が、図３に図解するように、窒化物層５１’の上に設けられる。これは、図４に図解されているマスクパターン５１を形成するために、層５１’の内部に開口５１ａをエッチングで形成するエッチャントマスクとして働く。このマスクパターン５１およびそれに連係する開口（図４の５１ａ、図５の狭められた開口５２ａ）は、デバイスセルＣｔ， Ｃｓ、および、それらのピッチＹｔ， Ｙｓのレイアウトを定めるレイアウトジオメトリーを持っている。したがって、開口５１ａ， ５２ａは、セルＣｔ， Ｃｓのトレンチ境界を定める。
【００３０】
マスクパターン５１は、ショットキー障壁８０が形成されるエリアにおけるよりも、トランジスタセルエリアにおける方が狭い。したがって、マスク部５１ｔ， ５１ｓは、セルレイアウトジオメトリーがどのように選ばれても、セルＣｔ， Ｃｓに対する望みの相異なるピッチＹｔ， Ｙｓに対応して、隣り合う開口５１ａ同士の間に、互いに相異なるそれぞれの幅ｙ１， ｙ８を持つ。マスク部５１ｔの幅ｙ１は、工程（ｃ）において、ドーピング用開口５１ｂから導入されたドーパント６１が、横方向に互いに合体し合って、トランジスタセルＣｔの領域１５を形成する（図７）ほどに、十分に小さい。マスク部５１ｓの幅ｙ８は、ドーピング用開口５１ｂから導入されたドーパント６１が、ショットキーセルＣｓにおいて互いに合体し合うことを、防止できるほどに十分に大きい。
【００３１】
酸化物層５２’が、ここで、窒化物マスク５１の上面および側壁、および、開口５１ａの底面に、それらの輪郭に沿って堆積される。酸化物層５２’は、その後、異方性エッチングを用いて、公知の態様でエッチバックされ、窒化物マスク５１の上面および開口５１ａの底面から除去されるが、側壁にはスペーサ５２が残される。エッチバックは、開口５２ａから露出した薄い酸化物層５０も取り除く。通常、輪郭堆積された酸化物層５２’は、約０．２ μｍであり、したがって、残ったスペーサ５２の幅ｙ２は、０．１ μｍ〜０．２ μｍの範囲にある。図５は、結果として生じた構造を示しており、幅ｙ３の、より狭められた開口５２ａが、幅ｙ２のスペーサ５２によって定められている。
【００３２】
トレンチ２０が、ここで、開口５２ａにおいて本体１００にエッチングによって形成される。図３〜６に示すように、トレンチ２０がエッチングによって形成されるシリコン本体部１４’は、その表面１０ａからドレイン領域１４の一部を与えるエリアまで、同一の導電型（本例ではｎ型）のドーピング濃度を持っていてもよい。このドーピング濃度ｎは、実質的に一様、例えば、約２ ｘ １０１６ ｃｍ−３あるいは約３ ｘ １０１６ ｃｍ−３のリン原子あるいはヒ素原子、であってもよい。あるいは、それは、米国特許ＵＳ−Ａ−５，６１２，５６７に記載されているように、表面１０ａにおける５ ｘ １０１６ ｃｍ−３以下（例えば１ ｘ １０１６ ｃｍ−３）のリン原子あるいはヒ素原子から、基板１４ａとの界面におけるその１０倍以上の大きさ（例えば３ ｘ １０１７ ｃｍ−３のリン原子あるいはヒ素原子）へと、傾斜していてもよい。特定の１実施例において、トレンチ２０がエッチングによって形成される深さは、例えば、約１．５ μｍであってもよい。これは、マスク５１の厚さの３倍であり、したがって、図面の部分部分間の比例関係が、それらの概略図において便宜上失われている程度が、図解されている。
【００３３】
誘電体層１７が、次に、例えば、シリコン本体部１４’の熱酸化によって、あるいは、堆積によって、トレンチ２０の壁に形成される。その後、電極材料１１’が、トレンチ２０を満たし、さらに、開口５２ａの上方およびマスク５１， ５２の上まで及ぶに十分な厚さに堆積され、次いで、電極１１を形成して残るようにエッチバックされる。通常、電極１１， １１ｓは、ドープされた多結晶シリコンあるいは他の半導体材料を有する。そのドーピング濃度は、その材料１１’が堆積されている間に、あるいは、堆積後に（例えば、図６に図解されているエッチバック段階において）、与えられてもよい。本実施例において、この電極１１， １１ｓのドーピング濃度は、第１の導電型（本例ではｎ型）のものである。これは、チャネル形成領域１５およびガード領域１５ａのために、図７の工程（ｃ）において導入される第２の導電型のドーピング濃度よりもはるかに大きい量である。
【００３４】
酸化物スペーサ５２が、ここで、エッチングにて除去され、開口５１ａが、再び開き、それによって、マスクパターン５１とトレンチ絶縁された電極１１， １１ｓとの間に、ドーピング用開口５１ｂが、形成される。このエッチングは、酸化物スペーサ５２の下の薄い酸化物５０も取り去る。開口５１ｂを、イオン打込み用に用いるために、薄い酸化物５０’が、ここで、この開口５１ａ内のシリコン本体表面１０ａが露出したエリア上に再成長される（露出したシリコン電極１１， １１ｓ上にも成長する）。結果として生じる構造が、図７に示されている。
【００３５】
図７に図解されているドーパントイオン打込みが、ここで、例えば、高ドース量のボロンイオン６１を用いて、実行される。通常、イオンドース量は、少なくとも約２ ｘ １０１３ ｃｍ−３のボロンイオンであり、約１００ ｋｅＶ〜２００ ｋｅＶの範囲のエネルギーで打込まれる。この高さのドース量およびエネルギーで、開口５１ｂに打込まれたドーパントイオン６１は、マスクパターン５１の下で、横方向に、約０．４ μｍまで散乱される。加熱工程（例えば１，１００℃で４０分間）が、その後、打込みダメージをアニールするために、また、ドーパントを活性化してｐ型領域１５， １５ｓを形成するために、実行される。打込まれたドーパントのかなりの熱拡散が、この加熱工程を通じて起こる。したがって、イオン散乱とドーパント拡散との両方の結果として、ｐ型領域１５， １５ｓが、マスキングパターン５１の下で横方向に広がる。
【００３６】
マスク部５１ｓの幅ｙ８は、隣接し合うドーピング用開口５１ｂを通って導入されたドーパント６１のこの散乱および拡散が、マスク部５１ｓの下で互いに合体し合うことを防止できるほど、十分に大きく選ばれる（図７参照）。したがって、ドレイン領域部１４ｓは、依然として、ガード領域１５ｓと境を接しているエリアの内部で、ショットキー障壁８０が形成されるべき本体表面１０ａまで延在している。このパラグラフでは、「隣接し合う開口５１ｂ」と言っているが、それは、図７の断面図の状況でのことであると理解されなければならない。実際には、セルレイアウト（マスキングパターン５１によって確定される）は、マスク部５１ｓに隣接して単一の環状の開口５１ｂが存在するという、そのようなものである。結果として生じるガード領域１５ｓは、ショットキー障壁８０がショットキーセルＣｓ内に形成されるべき表面エリアの全周を取り囲んで延在している。ドレイン領域部１４ｓは、この単一の環状のガード領域１５ｓの中央口を通して本体表面１０ａまで延在している。
【００３７】
マスク部５１ｔの幅ｙ１は、その下に、隣接し合うドーピング用開口５１ｂから導入されたドーパント６１の散乱および拡散によって、合体領域１５が形成されるほど、十分に狭い（図７参照）。この合体領域１５は、各トランジスタセルＣｔにおいて、ドレインドリフト領域１４と本体表面１０ａを分離する。したがって、この特定の実施例において、各トランジスタセルＣｔは、単一のチャネル形成領域１５を有する。しかしながら、ガード領域１５ｓに対して、より狭い幅が望まれるデバイスの場合の本発明によれば、変更が可能である。この変更において、図７のドーピング工程によって形成されるチャネル形成領域１５は、マスク部５１ｔの下で、互いに完全には合体し合わなくてもよい。それに替えて、ドレインドリフト領域１４は、図９のドーピング工程によって各トランジスタセルＣｔに設けられる高ドープされたコンタクト領域３５によって、セルＣｔの中央において本体表面１０ａから分離されてもよい。
【００３８】
トレンチ電極１１， １１ｓは、図７のイオン打込みに対してマスクされていないが、ボロンイオンのドース量は、多結晶シリコン電極材料のｎ型ドーピング濃度ｎのドープに影響を与えるほど、十分ではない。
【００３９】
ソース領域１３のドーピング濃度ｎ＋が、ここで、ドーピング用開口５１ｂから本体１００に導入される。窒化物層５１が、マスクとして動作する。図８に図解するように、このソースドーピングは、ヒ素イオン６３の打込みによって実行するのが望ましい。通常、１０２０〜１０２２ ｃｍ−３のヒ素原子のドーピング濃度を設けるために、非常に高いドース量が、用いられる。イオンエネルギーは、通常、約３０ ｋｅＶである。このドース量とエネルギーとにおいて、ヒ素イオンは、マスク５１の端の下で散乱される。１回以上の短いアニール［例えば、その後の段階（図９， １０）の間に９００℃で１時間］の後、ソース領域は、通常、マスク部５１ｔの開口端ラインを超えて横方向に、約０．１ μｍ〜０．２ μｍ延びる。
【００４０】
ソース領域１３は、ショットキーセルＣｓには必要なく、それらの存在は、寄生バイポーラトランジスタ（１３， １５ｓ， １４ｓ）を導き入れることによって、ショットキー障壁特性を劣化させることがある。したがって、図８に図解するように、ショットキーセルＣｓの上に、それらをソース打込みからマスクするために、マスク４３を設けるのが望ましい。このマスク４３は、例えば、フォトマスクであってもよい。デバイスには、ショットキーセルＣｓと、その周囲のトランジスタセルＣｔとの間に、不活性な中間セル部をつくるのが望ましい。そのような状態が、図１， ２， ８に図解されている。この場合、ショットキーセルＣｓの絶縁された電極１１ｓの非常に狭いトレンチ２０に関するマスク４３のアライメントは、クリティカルなものではない。
【００４１】
図９は、マスキングパターン５１が除去され、絶縁被覆層１８がトレンチゲート１１上とトレンチ電極１１ｓの上とに設けられた後のデバイス構造を図解している。絶縁被覆層１８は、酸化あるいは堆積で設けられてもよい。特定の一例において、被覆層１８は、約０．３ μｍ厚であってもよい。この被覆層１８は、トランジスタセルＣｔに対してはコンタクト開口１８ｔを、ショットキーセルＣｓに対してはコンタクト開口１８ｓを定める。
【００４２】
次に、第２の導電型（即ちＰ型）のドーパントが、チャネル形成領域１５に対して、より高ドープのコンタクト領域３５を形成するように、コンタクト開口１８ｔから本体１００に導入されてもよい。これは、図９に図解するように、ボロンイオン６５を打込むことによって達成するのが望ましい。その結果としてのボロン濃度は、開口１８ｔにおいて露出しているソース領域１３のドープに影響を与えるほどに十分ではない。通常、このドーピング濃度は、例えば、約１０１９ ｃｍ−３のボロン原子であってもよい。この高ドープのコンタクト領域３５は、ドレイン領域部１４ｓを用いてショットキー障壁８０を形成するショットキーコンタクト開口１８ｓからマスクされなければならない。例えばフォトレジストの、マスク４４が、この目的のために用いられてもよい。（上のように）デバイスに不活性な中間セル部がつくられている場合には、ショットキーセルＣｓの絶縁された電極１１ｓの非常に狭いトレンチ２０に関するマスク４４のアライメントは、クリティカルなものではない。
【００４３】
図９は、薄い酸化物５０が、コンタクト開口１８ｔ， １８ｓに存在することを図解している。この酸化物層５０は、短時間の浸漬エッチングによって除去され、ソース電極３３へのコンタクトを設けるために、開口１８ｔ， １８ｓが、開口される。シリサイド層３３ａが、次に、少なくともコンタクト開口１８ｔ， １８ｓ内に設けられる。層３３ａは、チタンシリサイド、あるいは、例えばニッケルシリサイドであってもよい。シリサイド材料は、その本来の状態で堆積されてもよく、その場合には、シリサイド層３３ａは、コンタクト開口間の絶縁被覆層１８の上にも延在する。あるいは、シリサイドは、加熱して開口１８ｔ， １８ｓ内のシリコン表面１０ａにシリサイドを形成するシリサイド形成金属層３３ａ’を堆積することによって、ｉｎ ｓｉｔｕ（インサイチュウ）に形成されてもよい。この後者の場合には、絶縁被覆層１８上の金属層３３ａ’のシリサイド化されなかった部分は、その後、エッチングで除去されてもよいし、あるいは、それらは、コンタクト開口の間に残されてもよい。トランジスタセルＣｔにおいては、シリサイド層３３ａは、高ドープされたｎ型ソース領域１３、および、ｐ型コンタクト領域３５に対する、ソース電極３３のための良好な低抵抗コンタクトを形成する。ショットキーセルにおいては、シリサイド層３３ａは、ドレインドリフト領域部１４ｓとともにシリサイドショットキー障壁８０を形成する。
【００４４】
例えば、チタン−タングステンの冶金学的なバリア層が、次に、シリサイド層３３ａ上に堆積されてもよく、その後、アルミニウムあるいはアルミニウム−シリコン合金の厚い金属層が、堆積される。それに替えて、および／または、それに加えて、さらにソース抵抗を減少させるために、その厚い金属層は、例えば銅であってもよい。その金属層は、ソース電極３３、および、さらにトレンチゲート１１に接続されたゲートボンドパッドを形成する個々に分離されたメタライゼーションエリアとなって（公知のフォトリソグラフィ技術とエッチング技術とによって）定められたレイアウトパターンを持っている。ゲートボンドパッドメタライゼーションおよびその接続配線は、図１， １１に描かれた面の外部にある。ウエーハ本体１００の背面１０ｂが、次に、ドレイン電極３４を形成するためにメタライズされ、その後、ウエーハ本体１００が、個々のデバイス本体１０に分割される。
【００４５】
多くの変更ならびに変形が、本発明の範囲内で可能であることは明白である。例えば以下において用い得る具体的な技術には、相当の融通性が可能である。
・ スペーサ５２の作製
・ 狭いトレンチ２０のエッチングによる形成
・ トレンチ底面および側壁への１つ以上の絶縁体１７の設置
・ トレンチ２０内への電極１１， １１ｓの設置
・ ガード領域１５ｓ、チャネル形成領域１５、ソース領域１３の形成
・ デバイスの他の部分の形成
【００４６】
第 ２ の実施例：トレンチゲート ＭＯＳＦＥＴ プロセス（図 １２ ）
例として、図１２は、そのような１つの変更を図解しており、工程（ｃ）のドーパント導入６１が、工程（ｂ）の側壁延長部５２の設置に先立って実行される。したがって、図１２のイオン打込みは、図４に図解されている段階のウエーハ構造で実行される。打込まれたボロンは、ここでは、トランジスタセルＣｔの全セルエリアにおいて連続領域１５’を形成するが、ドレイン領域部１４ｓが、幅ｙ８のマスク部５１ｓの下の表面１０ａまで延在しているところでは、すきまが開いている。
【００４７】
層５２’が、次に、図５のように、堆積され、スペーサ５２を形成するためにエッチバックされる。トレンチ２０が、次いで、工程（ｂ）において本体１００にエッチングによって形成される。このトレンチエッチ（および、その後の絶縁された電極１１， １１ｓの設置）は、トレンチ２０が、領域１５’を突き抜けて（したがって、チャネル形成領域１５およびガード領域１５ｓを突き抜けて）、領域１５’の下の本体部１４までエッチングすることによって形成されるということを除けば、図６のものと同様である。製造は、その後、図８〜１１に続いてもよい。
【００４８】
第 ３ の実施例：整流器プロセス（図 １３ 〜 １６ ）
本発明は、例えば、米国特許ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７のショットキー整流器構造の変更例として、ディスクリートセル型ショットキー整流器デバイスを形成するために用いることもできる。そのようなデバイスが、図１６に図解されている。この場合には、本発明は、狭いトレンチ絶縁された電極１１ｓに隣接した本体表面１０ａに、セルフアラインで、第２の導電型の非常にコンパクトなガードリング１５ｓを内包することを可能にする。そのようなプロセスが、この実施例において図解される。
【００４９】
図１〜１２のＭＯＳＦＥＴのショットキーセルＣｓのセルジオメトリーは、トランジスタセルＣｔのセルレイアウト中に集積化するということによって束縛されている。しかしながら、ディスクリートショットキー整流器においては、セルＣｓのジオメトリーおよびレイアウトを選ぶのに、より大きな自由度が存在する。ショットキー整流器の特性は、障壁の高さだけではなく、セルＣｓのジオメトリーおよび幅によって、また、ショットキー障壁８０の総エリアを変化させることによって、調整することができる。図１６のセルＣｓは、例えば、稠密六角形セルジオメトリーにレイアウトしてもよい。
【００５０】
個々のショットキー障壁エリアのどのような特定のセルレイアウトが、ショットキー障壁８０およびガード領域１５ｓに対して採用されたとしても、ガード領域１５ｓが、各ショットキー障壁エリアの全周を囲んで延在し、したがって、各セルＣｓの障壁８０の端が、ガードリング１５ｓに横方向に終端する、即ち、図２のセルＣｓに対して図解されているようになるのが望ましい。ドリフト領域部１４ｓは、各セルＣｓのこの環状のガード領域１５ｓの中央のすきまを通って、本体表面１０ａまで延在している。
【００５１】
個々のショットキー障壁エリアのどのような特定のセルレイアウトが、採用されたとしても、セルピッチＹｓは、整流器が、例えば米国特許ＵＳ−Ａ−４，５２１，７９５に記載のように、ガード領域１５ｓによって、および／または、絶縁されたトレンチ電極１１ｓによって供給されるフィールドリリーフから利益を得るほど、十分に狭く選ぶのが望ましい。ＭＯＳＦＥＴ内のショットキーセルＣｓ（図１， ２のような）に比して、ディスクリートショットキー整流器では、最適フィールドリリーフのためにセル構造を変化させる、より大きな自由度が、見込める。ピッチＹｓは、非常に狭く、例えばサブミクロン（１マイクロメートル以下）にさえ、できる。ドリフト領域１４のドーピングは、ブロッキング状態において、隣接し合うトレンチ絶縁された電極１１ｓ間のメサ幅全体に渡って空乏状態になるように、（セルピッチＹｓと比較して）選ばれる。実際、この空乏層は、絶縁破壊する前に、より高ドープされた電極部１４ａに向かい合って、実質的に平面をなして拡がってもよい。これは、例えば２００ Ｖ以上にも達する、より高い絶縁破壊電圧を可能にする。
【００５２】
このようにショットキー障壁８０にフィールドリリーフを設けることは、ドリフト領域１４のドーピング濃度を、そうでない場合よりも高くし（与えられたブロッキング電圧に対して）、それによって、Ｖｆを減少させることを可能にする。ショットキー障壁の漏洩電流を低減でき、あるいは、同一の漏洩に対する障壁の高さを低くでき、したがって、Ｖｆに利点を得ることができる。ドリフト領域１４のドーピング濃度ｎは、実質的に一様、例えば、約２ ｘ １０１６ ｃｍ−３あるいは約３ ｘ １０１６ ｃｍ−３のリン原子あるいはヒ素原子、であってもよい。あるいは、それは、米国特許ＵＳ−Ａ−５，６１２，５６７に開示されているように、例えば、表面１０ａにおける５ ｘ １０１６ ｃｍ−３以下（例えば、１ ｘ １０１６ ｃｍ−３）のリン原子またはヒ素原子から、基板１４ａとの界面におけるその１０倍以上の大きさ（例えば、３ ｘ １０１７ ｃｍ−３のリン原子またはヒ素原子）へと、傾斜していてもよい。
【００５３】
どのようにして作られようとも、そのような特徴を組み合わせて持つショットキー整流器は、それだけで新規なデバイス構造である。したがって、本発明の他の１つの観点によれば、複数のセルＣｓをなして、第１の導電型（例えば、ｎ型）の半導体本体部１４ｓとともにショットキー障壁８０を形成するショットキー電極３３を持っているセル型ショットキー整流器が提供され、そこにおいて、
・ 各セルＣｓは、トレンチ絶縁された電極１１ｓと横方向に境を接しており、
・ 各セルＣｓは、各セルのショットキー障壁８０の端を終端させる逆の、第２の導電型（例えばｐ型）の表面隣接ガード領域１５ｓを有し、該ガード領域１５ｓが、そのトレンチ絶縁された電極１１ｓに横方向に隣接する各セルＣｓの周囲を囲んで延在しており
・ 半導体本体部１４ｓは、そのトレンチ２０の深さのほとんどに渡ってトレンチ絶縁された電極１１ｓに隣接する、また、ショットキー整流器のブロッキング状態において空乏状態になるのに十分な幅およびドーピング濃度ｎを持つドリフト領域１４を形成しており、
・ トレンチ絶縁された電極１１ｓは、ショットキー電極３３に電気的に接続され、ショットキー整流器のブロッキング状態においてドリフト領域１４を空乏状態にするように、隣接するドリフト領域１４に動作するフィールドプレートを形成している。
【００５４】
図１３〜１６は、やはり本発明による１方法の１実施例によるこの整流器の製造を図解している。
【００５５】
図１３は、ＭＯＳＦＥＴ製造の図６に対応する段階における整流器製造を図解している。例えば、図１３は、マスクパターン５１の、より広い開口５１ａの側壁にスペーサ５２を設けることによって定められる狭開口５２ａを示している。それは、また、狭開口５２ａにおいて本体１００内にトレンチ２０をエッチングによって形成して、そのトレンチ２０内に絶縁材料１７と、その後に電極材料１１’とを設けることによって形成される、トレンチ絶縁された電極１１ｓも示している。しかしながら、この整流器の場合には、狭いマスク部５１ｔ（ＭＯＳＦＥＴセルのための）は、全く存在しない。そうではなくて、セルは全て、広いマスク部５１ｓによって定められるショットキーセルＣｓである。
【００５６】
図１４に図解されているように、セルフアラインされた狭いガード領域１５ｓが、マスクパターン５１のより広い開口５１ａから本体１００内に第２の導電型（この例ではｐ型）のドーパント６１を導入することによって設けられる。このドーパント導入は、ボロンイオンを打込んで、その後、その打込みをアニールすることによって達成するのが望ましい。トランジスタセルＣｔは、全く形成されないから、このアニールは、打込まれたドーパントの拡散が、よりわずかしか発生しないように、より短い期間で、および／または、より低い温度で行なうことができる。マスクパターン５１は、ドーパント導入に対して、その下の本体部分をマスクできるように十分に厚い（図７， １２のように）。マスク部５１ｓは、ドーパントが、ショットキー障壁８０が形成されるべきエリアに横方向に広がることを防止できるほど、十分に広い（ｙ８）。
【００５７】
その後、マスクパターン５１および層５０が除去され、ショットキー障壁８０が、例えば、シリサイドあるいはシリサイド形成層３３ａと、その後、ショットキー電極バルク３３とを堆積することによって形成される。整流器のトレンチ２０の上には、絶縁被覆層１８は、全く設けられない。そうではなくて、そのトレンチ絶縁された電極１１ｓは、ショットキー電極３３に電気的にコンタクトしている。このトレンチ絶縁された電極１１ｓは、トレンチ２０の深さのほとんどに渡ってトレンチ２０に隣接するドリフト領域１４の部分１４ｓへのフィールドプレートとして動作する。上述のように、このドリフト領域１４の幅およびドーピング濃度は、ドリフト領域１４を、ショットキー整流器デバイスのブロッキング状態において空乏状態にするのに十分である。
【００５８】
ウエーハ本体１００の基板１４ａの背面１０ｂが、次に、オーミック電極３４を形成するようにメタライズされ（図１６）、その後、ウエーハ本体１００が、個々のデバイス本体１０に分割される。
【００５９】
図１３， １４は、ガード領域１５ｓのためのドーパント導入に先立って、トレンチ２０がエッチングによって形成されていることを図解している。これに、図４〜７の（ＭＯＳＦＥＴ）手順が続く。しかしながら、ドーパント６１の導入は、トレンチ２０をエッチングによって形成する前にもたらされてもよい、即ち、図４， １２， その後に６の（ＭＯＳＦＥＴ）手順が続いてもよい。
【００６０】
さらなる実施例： ＭＯＳＦＥＴ または整流器プロセス
これまで述べた実施例では、ガード領域１５ｓは、スペーサ５２を設ける前、または、それを除去した後のいずれかにおいて、広い開口５１ａにドーパントイオン６１を打込むことによって形成するのが、最も好都合であった。しかしながら、スペーサ５２は、トレンチ２０に対するガード領域１５ｓのセルフアラインメントを提供するための他の態様に用いることができる。図１７は、そのような１つの別の態様を図解しており、ガード領域１５ｓが、スペーサ５２自体から本体１００に拡散される。図１７の本体１００は、図５のそれと同様の段階にある。しかしながら、この場合には、工程（ｂ）において設けられるスペーサ５２は、第２の導電型のドーパント（例えば、ボロン）を含有しており、このドーパントが、工程（ｃ）における熱拡散によって本体１００に導入される。図１７のこれらのスペーサ５２は、例えば多結晶シリコンであってもよい。
【００６１】
上述の実施例において、マスク５１およびスペーサ５２は、それぞれ、各単一の材料（シリコン窒化物あるいはシリコン酸化物）からできているが、相異なる材料の複合層を用いる他の実施例も、可能である。したがって、例えば、厚い複合マスク５１を、プロセスの初期段階で使ってもよく、その後、そのマスク５１を、上部を除去することによって薄くしてもよい。もともとのマスク５１が、全体、シリコン窒化物である場合でさえ、製造プロセス手順の進行の際に酸化環境に曝されたときには、その表面に、酸化−窒化物が形成される。したがって、例えば、図６および／または図９および／または図１３の段階において、窒化物マスク５１は、酸化物スペーサ５２および／または酸化物材料１８’がエッチングされたときにエッチングによって取り去られる酸化−窒化物の表層を含有していてもよく、その場合には、それらの段階において、マスク５１が薄くなる。
【００６２】
トレンチ電極１１， １１ｓは、上述のように、ドープされた多結晶シリコンから形成されてもよい。しかしながら、他の公知のゲート技術が、特定のデバイスに用いられてもよい。したがって、例えば、金属シリサイドのような他の材料が、ゲートに用いられてもよい。そうでなければ、ゲート１１全体が、多結晶シリコンではなく、高融点金属であってもよい。図１６のショットキー整流器の場合には、トレンチ電極１１ｓは、電極３３と同一材料であってさえよく、マスキングパターン５１の除去の後に、同一プロセス工程において堆積される。そのような変更が、図１８に図解されている。したがって、例えば、以下のプロセス手順が、この整流器のために用いられてもよい。
・ トレンチ２０のエッチングによる形成に先立って、ガード領域のためのドーパントを導入する（即ち、図１２と同様に）、
・ 次に、トレンチ２０をエッチングによって形成し、その絶縁体１７を設ける、
・ 次に、マスキングパターン５１およびスペーサ５２（まだ残っていれば）を除去する、
・ 次に、トレンチ電極１１ｓおよび主電極３３として、同一電極材料を堆積する。
この最後の変更において、本発明の工程（ｂ）の電極設置の部分は、工程（ｄ）中に実行される。
【００６３】
図１は、ショットキーセルＣｓのガード領域１５ｓが、トランジスタセルＣｔのチャネル形成領域１５と同じ深さとドーピング濃度とを持つＭＯＳＦＥＴデバイスを図解している。それらの領域１５ｓ， １５は、図７， １２に図解されるように、同一のプロセス工程において形成される。しかしながら、トレンチ２０に関するセルフアライメントとして、やはり、スペーサ５２を用いながら、領域１５， １５ｓに対して、別々のプロセス工程を用いることも可能である。したがって、例えば、狭いガードリング１５ｓを、図１４あるいは図１７と同様に、ショットキーセルＣｓのために形成することが可能である。各ショットキーセルＣｓの全エリアを、例えば図７あるいは図１２を変更して、トランジスタセルＣｔに深いチャネル形成領域１５を設けるために用いられるドーパント打込みからマスクすることができる。このようにして、領域１５， １５ｓのそれぞれの深さおよびドーピング濃度を、トレンチ２０の深さおよびドリフト領域１４のドーピング濃度に対して、それぞれの機能が最適化するようにできる。
【００６４】
ショットキーセルＣｓのエリアのこのマスキングは、例えば、多結晶シリコン、あるいは、その後にトランジスタセルＣｔのエリアに実行されるデバイスプロセスに耐えることのできる他の材料から成る、いわゆる「ハードマスク」を用いてなすことができる。このハードマスクのパターンは、図８， ９のフォトレジストマスク４３， ４４のそれと同様であってもよい。したがって、例えば、全開口５１ａに浅いガードリング１５ｓを形成した後、酸化物被覆層１８を、全てのトレンチ上のそれらの開口５１ａに形成してもよい。次に、多結晶シリコンのハードマスクを、ＣｓのエリアとＣｔのエリアとの両方に窒化物マスク５１を着けたままで、ショットキーセルＣｓのエリア上に設けてもよい。次いで、酸化物被覆層１８が、トランジスタセルの開口５１ａからエッチングによって取除かれ、したがって、深い領域１５および他のトランジスタ部のプロセスが実行でき、それらのトレンチに新しい酸化物被覆層１８を持つトランジスタセルＣｔが形成される。その後、多結晶シリコンのハードマスクが、エッチングによって取除かれ、例えば、図１０へと、プロセスを続けることができる。
【００６５】
図２は、領域１５ｓが、各セルＣｓのショットキー障壁エリアの全周を囲んでガードリングを形成していることを図解している。しかしながら、前述のように、ショットキーセルＣｓは、細長いストライプジオメトリーをしていてもよく、また、それらは、本体１０の周囲のデバイス終端エリアまで延在していてもよい。限定するものではないが、特にこの場合に、ガード領域１５ｓが、セルＣｓの細長い側面に沿って延在し（トレンチ２０とショットキー障壁８０との間で）、細長いストライプセルＣｓの狭い方の端部が、領域１５ｓと同じ導電型のより深く、より高ドープの終端領域に終端していてもよい。そのようなセルレイアウトを、ＭＯＳＦＥＴのショットキーセル、および／または、ディスクリートショットキー整流器のために用いてもよい。
【００６６】
図２は、ショットキートレンチ２０（および、その電極１１ｓ）が、トランジスタトレンチ２０（および、そのゲート電極１１）と統合した共通の網を形成しているセルレイアウトを図解している。しかしながら、それら２つのトレンチおよびそれらの電極は、それらのレイアウトにおいて互いに分離していてもよく、その場合には、電極１１ｓを、トランジスタゲート１１と別個にバイアスできる。
【００６７】
ドリフト領域１４を、より高ドープされた基板１４ａ上のエピタキシャル層によって形成する替わりに、ドリフト領域１４を供給する高比抵抗の基板の背面１０ｂへのドーパント拡散によって、高ドープ領域１４ａが形成されるデバイスがあってもよい。図１〜１２に関して述べたデバイスは、より高ドープされた基板１４ａあるいは領域１４ａが、ドレインドリフト領域１４と同じ導電型（この例ではｎ型）を持つＭＯＳＦＥＴである。しかしながら、より高ドープされた基板１４ａあるいは領域１４ａは、ＩＧＢＴを与えるように、逆の導電型（この例ではｐ型）であってもよい。電極３４は、ＩＧＢＴの場合には、アノード電極と呼ばれる。
【００６８】
本体１０の背面１０ｂで基板または他の領域１４ａにコンタクトしている第２の主電極３４を持つ、縦型のディスクリートデバイスが、図１， １６に関連して、図解されている。しかしながら、集積デバイスも、また、本発明によって可能である。この場合には、領域１４ａは、デバイス基板とエピタキシャル低ドープドリフト領域１４との間の、ドープされた埋込層であってもよい。この埋込層領域１４ａは、表面１０ａから埋込層の深さまで延びる、ドープされた周辺コンタクト領域を介して、表（上）主面１０ａにおいて電極３４にコンタクトしていてもよい。
【００６９】
上述の特定のＭＯＳＦＥＴ例は、ｎチャネルデバイスであり、領域１３， １４がｎ型導電率を持ち、領域１５， １５ｓ， ３５がｐ型導電率を持ち、ゲート１１によって領域１５に電子反転チャネル１２が誘起される。逆導電型のドーパントを用いることによって、集積化されたｐチャネルデバイスが、本発明による方法によって製造できる。この場合には、領域１３， １４がｐ型導電率を持ち、領域１５， １５ｓ， ３５がｎ型導電率を持ち、ゲート１１によって領域１５にホール反転チャネル１２が誘起される。同様に、ショットキー電極３３が、ｐ型本体部１４ｓとともにショットキー障壁を形成しているショットキー整流器も、製造できる。
【００７０】
シリコン以外の半導体材料（例えば、シリコンカーバイド）も、本発明によるデバイスに使用することができる。
【００７１】
本開示を読むことによって、当業者には、他の変形および変更も明らかである。そのような変形および変更には、当業において既に公知であり（例えば、ＵＳ−Ａ−４，５２１，７９５， ＵＳ−Ａ−４，６４６，１１５， ＵＳ−Ａ−５，６１２，５６７）、本明細書に既に記載した観点に換えて、あるいは、加えて使用できる、等価なおよび他の観点が含まれる。
【００７２】
請求項は，本出願において、特定の組み合わせの観点に対して案出されているが、本発明の開示の範囲には、任意の請求項に現記載されている発明と同一の発明に関係するものであろうがなかろうが、また、本発明と同じ技術問題のいずれか又は全てを緩和するものであろうがなかろうが、明示的であれ含蓄的であれ本明細書に開示されている全ての新規な観点あるいは全ての新規な組み合わせの観点、あるいはそれらからの一般化もまた、含まれることが理解されなければならない。
【００７３】
本出願人は、その結果として、新しい請求項を、本出願または本出願から導出される任意のさらなる出願の審査／審判／訴訟を通じて、任意のそのような観点および／またはそのような観点の組み合わせに対して案出できるということを通知するものである。
【図面の簡単な説明】
【図１】本発明によって製造されるトレンチゲートＭＯＳＦＥＴデバイスの一例のアクティブな中央部の断面図である。
【図２】トランジスタセルとショットキーセルとを示す、図１のデバイスの一部のセルレイアウトの一例の平面図である。
【図３】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図４】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図５】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図６】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図７】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図８】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図９】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１０】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１１】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１２】本発明による一変更例による製造の１段階における図４のトランジスタセル部とショットキーセル部との断面図である。
【図１３】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１４】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１５】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１６】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１７】図５と同様の段階であるが、本発明による製造の一変更例のデバイス部分の断面図である。
【図１８】図１６と同様であるが、本発明による一変更例によって製造されたトレンチショットキー整流器のアクティブな中央部の断面図である。
【符号の説明】
１０ デバイス本体
１１ トレンチゲート
１１ｓ トレンチ絶縁された電極
１３ ソース領域
１４， １４ｓ ドレインドリフト領域
１５ チャネル形成領域
１５ｓ ガード領域
１７ 誘電体層
１８ｓ， １８ｔ， ５１ａ， ５１ａ’， ５１ｂ， ５２ａ 開口
２０ トレンチ
３３ ショットキー電極
４３， ４４， ４５ マスク
５１， ５１ｓ， ５１ｔ マスクパターン
５２ 側壁延長部（スペーサ）
８０ ショットキー障壁
Ｃｓ ショットキーセル
Ｃｔ トランジスタセル
ｙ１， ｙ２， ｙ３， ｙ８ 幅
Ｙｓ， Ｙｔ セルピッチ
【発明の属する技術分野】
本発明は、ショットキー電極と、トレンチ絶縁された電極に横方向に境を接している半導体本体部との間にショットキー障壁を持つ半導体デバイスを製造する方法に関するものである。本発明は、また、そのような製造方法によって造られるデバイスに関するものである。それらのデバイスは、例えばトレンチゲートパワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）、および／または、例えばトレンチ分離されたショットキー整流器ダイオードであってもよい。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴのソース−ドレイン間に、即ち、ＭＯＳＦＥＴのドレインドリフト領域とチャネル形成領域との間のｐ−ｎ接合ダイオードに並列にショットキー障壁ダイオードを集積することは、米国特許ＵＳ−Ａ−４，５２１，７９５（本出願人参照番号ＰＨＢ３２８４２）から公知である。ショットキー障壁は、ソース電極の一部と、ドレインドリフト領域の一部を形成する半導体本体部との間に形成されている。そのような並列ショットキーダイオードは、スイッチング速度を増加させ、また、例えば、ＭＯＳＦＥＴが、誘導性の負荷をスイッチングしているとき、および／または、同期ｄｃ−ｄｃコンバータの制御ＭＯＳＦＥＴとして働いているときに、それがなければｐ−ｎ接合ダイオードの電気伝導によって生じる大きな電力消費、蓄積電荷、および、高いスイッチング損失を減少させるように働くことができる。このように、ショットキーダイオードは、ｐ−ｎダイオードよりも低いＶｆを持ち、したがって、それがなければｐ−ｎダイオードを通って流れる電流を吸収する。これによって、ＵＳ−Ａ−４，５２１，７９５の全内容が、本願で参照資料とされる。
【０００３】
ＵＳ−Ａ−４，５２１，７９５は、ショットキー障壁が、ＭＯＳＦＥＴのチャネル形成領域の一部によって形成されるガードリングに横方向に終端している実施例を開示している。プレーナＤＭＯＳタイプのＭＯＳＦＥＴ実施例に加えて、ＵＳ−Ａ−４，５２１，７９５は、トレンチゲートＭＯＳＦＥＴに、そのようなショットキー障壁を含有させることを教えている。この後者の場合において、ＭＯＳＦＥＴトレンチゲートは、ソース電極とともにショットキー障壁を形成しているドリフト領域の一部と横方向に境を接する、トレンチ内に絶縁された電極である。
【０００４】
米国特許ＵＳ−Ａ−４，６４６，１１５（本出願人参照番号ＰＨＢ３３０４７）およびＵＳ−Ａ−５，６１２，５６７は、優位な構成を持つディスクリートショットキー障壁整流器を開示している。それらの整流器のショットキー障壁エリアは、とりわけトレンチ絶縁された電極として具体化された、密に配置されたフィールドリリーフ（電界軽減）手段の間に存在する。ショットキー電極は、トレンチ電極と横方向に境を接する半導体ドリフト領域の表面部とともに障壁エリアを形成する。それらのトレンチ電極は、ショットキー電極と電気的に接続している。ドリフト領域は、トレンチの深さの大部分においてトレンチに隣接しており、ドリフト領域が、ショットキー整流器デバイスのブロッキング状態において空乏状態になるに十分の幅およびドーピング濃度を持っている。これによって、ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７の全内容が、本願で参照資料とされる。
【０００５】
今日、半導体デバイスの製造において、コンパクトなジオメトリーにデバイスを製造するために、セルフアライン技術を用いることが、しばしば望ましい。
【０００６】
【課題を解決するための手段】
本方法によれば、そのようなデバイスを製造する方法であって、
（ａ） ショットキー障壁が形成されるべきエリアをマスクするために、半導体本体の表面にマスクパターンを設ける工程と、
（ｂ） 狭開口を、前期マスクパターンの、それより広い開口の側壁に側壁延長部を設けることによって定め、そして、前記狭開口において前記本体内にトレンチをエッチングによって形成して、前記トレンチ内に絶縁材料と、その後に電極材料とを設けることによって、トレンチ絶縁された電極を形成する工程と、
（ｃ） 前記マスクパターンの前記より広い開口から前記本体に第２の導電型のドーパントを導入することによってガード領域を設ける工程であって、前記マスクパターンが、前記ドーパント導入に対して、その下の前記本体部をマスクするのに十分な厚さと、前記ショットキー障壁が形成されるべきエリアに前記ドーパントが横方向に拡がるのを防止するのに十分な幅とを持っている工程と、
（ｄ） 少なくとも前記ショットキー障壁が形成されるべき前記エリアにショットキー電極を堆積する前に、少なくとも前記マスクパターンを除去する工程と、
が用いられる方法が、提供される。
【０００７】
したがって、本発明は、ガード領域、トレンチ絶縁された電極、ショットキー障壁を、互いに関してセルフアラインさせるために、それらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を用いる。より広い開口、および、側壁拡張部によって定められる狭開口をそのように用いることによって、非常に狭いガード領域および非常に狭い絶縁された電極を有するトレンチのいずれもを、ショットキー障壁エリアに関して正確に、かつ、セルフアラインに形成できる。さらに、これらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を、例えばディスクリートショットキー整流器、ショットキーを集積したディスクリートＭＯＳＦＥＴ、および、集積回路デバイスを製造するための種々のデバイス技術と両立するように、種々のデバイスに関連して用いることができる。
【０００８】
プロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）の１つ以上を、半導体デバイスの他の部分を設けるために用いて、製造を簡素化することもできる。したがって、特別に益のあることとして、本発明による方法と、米国特許ＵＳ−Ａ−６，０８７，２２４（本出願人参照番号 ＰＨＢ３４２４５）に開示されているトレンチゲートＭＯＳＦＥＴを製造する優位な方法との協働が、可能である。ＵＳ−Ａ−６，０８７，２２４においては、
（ｉ） 狭開口を、半導体本体の表面の第１のマスクの、より広い開口の側壁に側壁延長部を設けることによって定め、
（ｉｉ） トレンチを、狭開口において、デバイスのドレインドリフト領域を与える第１の導電型の本体部内にエッチングによって形成し、
（ｉｉｉ） トレンチゲートを、トレンチ内に絶縁された電極として設け、
（ｉｖ） 第１の導電型のソース領域を、側壁延長部を用いてトレンチゲートに関してセルフアラインするように設けている。
【０００９】
これによって、ＵＳ−Ａ−６，０８７，２２４の全内容が、本願で参照資料とされる。
【００１０】
工程（ｉ）の側壁延長部は、工程（ｂ）で形成することができる。本発明のガード領域は、ＵＳ−Ａ−６，０８７，２２４デバイスのチャネル形成領域の少なくとも一部と同時に形成することができ、どちらの領域も、第２の導電型である。ソース電極（ソース領域にコンタクトする）の一部は、ドレインドリフト領域の表面隣接部にコンタクトするショットキー電極を有していてもよい。本発明によるプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）は、ＵＳ−Ａ−６，０８７，２２４の方法と種々の形に組み合わせることができる。したがって、例えば、ソース領域および／またはチャネル形成領域（したがって、ガード領域）は、トレンチゲート形成の前あるいは後のいずれでも形成することができ、高ドープ領域は、チャネル形成領域に（しかし、ショットキー障壁エリアからマスクされて）、深くも浅くもどちらでも設けることができ（また、セルフアラインに）、ドープされた半導体、金属、シリサイド材料のいずれもが、ゲートとして使用でき、絶縁被覆層は、トレンチゲート上に、堆積あるいは成長のいずれでも設ける（また、セルフアラインに）ことができる。
【００１１】
前記ＭＯＳＦＥＴは、前記ショットキー障壁が前記ドレインドリフト領域を用いて形成されている少なくとも１個のショットキーセルと、前記ショットキー障壁を持たない複数のトランジスタセルとを有するセル型デバイスであってもよい。これは、トランジスタセルを、非常にコンパクトに保たせる。したがって、工程（ａ）の前記マスクパターンは、前記ショットキー障壁が形成される前記エリア上よりも前記トランジスタセル上で狭くてもよい。工程（ｃ）において前記トランジスタセル内に導入される前記ドーパントは、横方向に散乱および／または拡散し、前記トランジスタセル内で前記マスクパターンの下に広がるチャネル形成領域になってもよい。前記第２の導電型の追加のドーパントが、前記トランジスタセルに導入されて、前記トランジスタセルの前記チャネル形成領域に対して、より高ドープのコンタクト領域を形成してもよい。この追加のドーパントは、前記ドレインドリフト領域が前記ショットキー障壁を形成するように前記本体表面まで延在している前記少なくとも１個のショットキーセルから容易にマスクされる。ショットキーセルに対するそのマスクは、クリティカルなアライメントを必要としない。
【００１２】
協働は、本発明による方法と、ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７に開示されているようなセル型ショットキー整流器デバイスの優位な構成との間でも可能である。この場合には、本発明は、トレンチ絶縁された電極に隣接した本体表面に、セルフアラインで、第２の導電型の非常にコンパクトなガードリングを含有することを可能にする。ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７が教えているように、前記トレンチ絶縁された電極は、前記ショットキー電極に電気的に接続することができ、また、前記トレンチの深さのほとんどに渡って前記トレンチに隣接する前記半導体ドリフト領域は、前記ショットキー整流器デバイスのブロッキング状態において、前記ドリフト領域が空乏状態になるのに十分な幅およびドーピング濃度を持つのが好都合である。本発明によってつくられたそのようなショットキー整流器は、高絶縁破壊電圧および改良されたＶｆは勿論のこと、低漏洩電流を所有することができる。
【００１３】
【発明の実施の形態】
本発明による有利な観点が、付記されている請求項に呈示されている。本発明によるそれらの、そして、他の特定の観点が、付随する図面と関連して、例として、以下に記述される本発明の実施例で説明される。
【００１４】
図は全て、概略図であり、それらの図面の種々の部分の相対的な大きさおよび割合は、図面の明確さおよび便宜のために、寸法を拡大／縮小して示してあることに注意されたい。修正された、および、異なる実施例において、同一の、または、同等の観点を参照するために、概略、同一の参照符号を用いている。
【００１５】
それらの全ての実施例（ＭＯＳＦＥＴであれ、ショットキー整流器であれ）で製造されるデバイスは、トレンチ絶縁された電極１１ｓと横方向に境を接した１個以上のセルＣｓにおいて、ショットキー電極３３と第１の導電型の半導体本体部１４ｓとの間に、ショットキー障壁８０を持っている。ショットキー障壁８０は、トレンチ絶縁された電極１１ｓに隣接する、逆の第２の導電型のガード領域１５ｓに横方向に終端している。それらの製造において、以下のプロセス工程が、ガード領域１５ｓ、トレンチ絶縁された電極１１ｓ、および、ショットキー障壁８０を、互いに関してセルフアラインするために用いられる。
【００１６】
（ａ） 前記ショットキー障壁８０が形成されるべきエリアをマスクするために、半導体本体１００の表面１０ａにマスクパターン５１を設ける工程と、
（ｂ） 狭開口５２ａを、マスクパターン５１の、それより広い開口５１ａの側壁に側壁延長部５２（通例、「スペーサ」と称される）を設けることによって定め、そして、前記狭開口５２ａにおいて前記本体１００内にトレンチ２０をエッチングによって形成して、前記トレンチ内２０に絶縁材料１７と、その後に電極材料１１’とを設けることによって、前記トレンチ絶縁された電極１１ｓを形成する工程と、
（ｃ） 前記より広い開口５１ａから前記本体１００に第２の導電型のドーパント６１を導入することによって前記ガード領域１５ｓを設ける工程であって、前記マスクパターン５１が、前記ドーパント導入に対して、その下の前記本体部をマスクするのに十分な厚さと、前記ショットキー障壁８０が形成されるべきエリアに前記ドーパントが横方向に拡がるのを防止するのに十分な幅ｙ８とを持っている工程と、
（ｄ） その後、少なくとも前記ショットキー障壁８０が形成されるべき前記エリアに前記ショットキー電極３３を堆積する前に、少なくとも前記マスクパターン５１を除去する工程。
【００１７】
トレンチゲート ＭＯＳＦＥＴ ：デバイスの第 １ の例（図 １， ２ ）
図１は、これらのプロセス工程（ａ）， （ｂ）， （ｃ）， （ｄ）を用いて製造された、ショットキーダイオードを集積したトレンチゲートセル型パワーＭＯＳＦＥＴデバイスの第１の例を図解している。そのデバイスは、ショットキー障壁８０を持たない複数のトランジスタセルＣｔ、および、ショットキー障壁８０がＭＯＳＦＥＴドレイン領域１４の一部１４ｓを用いて形成されている少なくとも１個のショットキーセルＣｓを有している。ドレイン領域１４は、全てのセルＣｔおよびＣｓで共通である。
【００１８】
トランジスタセルＣｔにおいて、第２の導電型（即ち、この場合はｐ型）のチャネル形成領域１５が、いずれも第１の導電型（即ち、この場合はｎ型）のソース領域１３とドレイン領域１４を分離している。ＭＯＳＦＥＴの絶縁されたトレンチゲート１１が、領域１３および１５を突き抜けて、その下のドレイン領域１４の部分の内部まで延びているトレンチ２０内に存在している。ゲート１１は、トレンチ２０の壁の中間誘電体層１７を介して、チャネル形成領域１５と容量結合している。このデバイスのオン状態におけるゲート１１への電圧信号の印加は、よく知られているように、領域１５に導電チャネル１２を誘起するように、また、ソース領域１３とドレイン領域１４との間のこの導電チャネル１２を流れる電流を制御するように働く。ソース領域１３は、デバイス本体１０の上主面１０ａに隣接して位置しており、領域１３， １５は、電極３３とオーミックにコンタクトしている。したがって、電極３３は、ＭＯＳＦＥＴデバイスのソース電極を供給する。ＭＯＳＦＥＴトレンチゲート１１は、中間絶縁被覆層１８によって、その上を覆っている電極３３から絶縁されている。
【００１９】
ショットキーセルＣｓにおいて、ソース電極３３の一部が、ドレイン領域の一部１４ｓとともにショットキー障壁８０を形成する。上述のように、トレンチ絶縁された電極１１ｓは、ＭＯＳＦＥＴセルＣｔのトレンチゲート１１と同一のプロセス工程において形成できる。ガード領域１５ｓは、ＭＯＳＦＥＴセルＣｔのチャネル形成領域１５と同一のプロセス工程において形成できる。しかしながら、図１に図解されるように、そのピッチ（境界トレンチ２０の中心同士間で測定されるセル幅）は、トランジスタセルＣｔの場合（ピッチＹｔ）よりも、ショットキーセルＣｓ（ピッチＹｓ）の場合の方が広い。
【００２０】
図１は、縦型パワーデバイス構造を示している。領域１４は、ドレインドリフト領域であり、高比抵抗のエピタキシャル層を、それと同じ導電型の、もっと高ドープされた基板１４ａ上に成長させることによって形成してもよい。この基板１４ａは、デバイス本体１０の下主面１０ｂにおいて、ドレイン電極３４とコンタクトしている。
【００２１】
通常、半導体本体１０は、単結晶シリコンのウエーハ本体１００から形成される。誘電体層１７は、通常、熱成長二酸化シリコンまたは堆積二酸化シリコンである。通常、ゲート１１および電極１１ｓは、導電ドープされた多結晶シリコンである。ソース電極３３は、通常、アルミニウムまたはアルミニウムシリサイド合金である。ソース電極３３には、金属シリサイドより成る下部層３３ａを持たせるのが好都合である。そのような層３３ａは、ドレインドリフト領域部１４ｓとともにシリサイドショットキー障壁８０を、また、ソース領域１３に対するシリサイド低抵抗オーミックコンタクトを形成することができる。したがって、この場合には、ソースコンタクト抵抗の減少も可能となる。
【００２２】
図２は、図１のセルＣｔ， Ｃｓの１つの特定のレイアウトの１実施例を図解している。図１の断面は、図２のＩ−Ｉ線に沿って取られている。この特定の例においては、ショットキーセルＣｓのピッチＹｓは、トランジスタセルＣｔのピッチＹｔの２倍である。この特定の例においては、トランジスタセルＣｔは、細長いストライプジオメトリーを持っており、一方、ショットキーセルＣｓは、正方形ジオメトリーで示されている。正方形に替えて、ショットキーセルＣｓは、同一のピッチＹｓで、より大きな面積を持つように、長方形あるいはストライプ形状であってもよい。図面を簡潔にするために、図２は、２個のショットキーセルＣｓの間に１個のトランジスタストライプセルＣｔしか示していない。しかしながら、そうではなくて、そのレイアウトは、ショットキーセルＣｓ（個々の幅Ｙｓの）間に、細長いストライプ形状のトランジスタセルＣｔ（個々の幅Ｙｔの）群を有していてもよい。その際、例えば、細長いストライプ形状のショットキーセルＣｓが、細長いストライプ形状のトランジスタセルＣｔ群と互い違いになっていてもよい。さらに、全く異なる既知のセルジオメトリーおよびセルレイアウトを本発明に用いてもよいことは、理解されるであろう。その際、例えば、セルＣｓおよびＣｔは、正方形および／または長方形および／または稠密六角形および／またはストライプのジオメトリーおよび／またはそれらが混合したジオメトリーを持ってもよい。各例において、トレンチ２０（そのゲート１１および／または電極１１ｓとともに）は、各セルの境界を囲んで延在していてもよい。
【００２３】
集積化されたショットキーダイオードの特性は、ショットキー障壁の高さを変化させることによって調整できるが、そのセルレイアウト、例えば、ショットキーセルＣｓの個数、それらのセルジオメトリー、それらの幅を変化させることによっても調整できる。ショットキーピッチＹｓは、トランジスタピッチＹｔよりも広いが、それでも、ショットキーセルＣｓのドレイン領域部１４ｓが、ショットキーダイオードのブロッキング状態において、即ち、絶縁破壊前に完全に空乏状態になることができるほどに十分に狭いのが、望ましい。したがって、ショットキー障壁８０に対するフィールドリリーフが、例えばＵＳ−Ａ−４，５２１，７９５に記載のものと同様に、ガード領域１５ｓによって、および／または、絶縁されたトレンチ電極１１ｓによって与えられてもよい。これは、いくつかの利点を達成させる。例えば、領域１４のドーピングｎを、そのようになっていない場合よりも高くでき、したがって、ショットキーＶｆを低減できる。ショットキー障壁の漏洩電流を低減でき、あるいは、同一の漏洩に対する障壁の高さを低くでき、したがって、Ｖｆに対する利点を得ることができる。
【００２４】
図面の簡単と明確とのために、図２は、若干のデバイス部分、即ち、トレンチ２０（実線輪郭）、ソース領域１３（破線輪郭）、ショットキー障壁８０とそのガード領域１５ｓ（鎖線輪郭）の表面終端しか示していない。図１， ２は、若干のセルＣｔ， Ｃｓしか示していないが、通常、ＭＯＳＦＥＴデバイスは、電極３３と３４との間に、何千というそれら並列のトランジスタセルＣｔを有している。
【００２５】
デバイスのアクティブなセルエリアは、デバイス本体１０の周辺を囲んで、種々の公知の周辺終端機構（図示せず）と境を接していてもよい。そのような機構には、通常、トランジスタセルの製造工程に先立って、本体表面１０ａの周辺デバイスエリアに厚いフィールド酸化物層を形成することが含まれる。さらに、種々の公知の回路（ゲート制御回路のような）が、アクティブなセルエリアと周辺終端機構との間の本体１０のエリアにおいて、デバイスに集積されてもよい。通常、それらの回路素子は、トランジスタセルＣｔに使われる正にそのマスキング工程とドーピング工程とのいくつかを用いて、この回路エリアにそれら自身のレイアウトを持って製造される。
【００２６】
第 １ の実施例：トレンチゲート ＭＯＳＦＥＴ プロセス（図 ３ 〜 １１ ）
セルＣｔ， Ｃｓの連続製造段階が、特定の１実施例として、図３〜１１のプロセス手順と関連して、ここで記述される。このプロセス手順は、本発明によるショットキーセルＣｓの製造に用いられており、また、トランジスタセルＣｔにＭＯＳＦＥＴ構造を形成するために、ＵＳ−Ａ−６，０８７，２２４に開示されている発明によっても用いられているスペーサ５２を形成する。したがって、セルＣｓ， Ｃｔのどちらのデバイス構造も、セルフアラインでコンパクトなジオメトリーに形成される。実際、図８、 ９に図解されている２つの全くノンクリティカルなアライメント工程は別にして、シングルマスキングパターン４５， ５１（図３においてフォトリソグラフィー的に定められている）を、図１〜１１に示されているトランジスタセルエリアおよびショットキーセルエリアに、その後の全ての開口（エッチング、平坦化、ドーピング、コンタクト形成などのための）を確定するために用いることができる。このセルフアライメントは、製造を単純化し、トランジスタセルＣｔを再現性良く密な間隔に、例えば、約１マイクロメートル以下のセルピッチＹｔで、そのセルエリアへの１個以上のショットキーセルの集積化と両立させながら、配置することを可能にする。
【００２７】
図３は、デバイス製造の初期段階における、図１のトランジスタセルＣｔおよびショットキーセルＣｓの本体部分を図解している。厚いシリコン窒化物層５１’が、シリコン本体表面１０ａ上の薄い二酸化シリコン層５０の上に堆積される。通常、酸化物層５０は、約５０ｎｍ厚である。窒化物層５１’の厚さは、以下のように選ばれる。
・ 図５におけるスペーサ形成のための開口５１ａの望みの深さおよび幅に比例すること。
・ 図８の打ち込みのエネルギーの低い方のイオン６３をマスクすることはもちろん、図７の打ち込み段階においてドーパントイオン６１の突き抜けに対してマスクする能力を有すること。
【００２８】
特定の１デバイス実施例において、具体的な一例として、窒化物層５１’の厚さは、約０．５ μｍ以上であってもよく、開口５１ａは、約０．５ μｍ幅であってもよい。
【００２９】
デバイスのセルピッチおよびジオメトリー（例えば、図２におけるような）が、図３， ４に図解されているフォトリソグラフィー段階およびエッチング段階によって確定される。開口５１ａは、公知のフォトリソグラフィー技術を用いて定められる。例えば、対応する開口５１ａ’を持つフォトレジストマスク４５が、図３に図解するように、窒化物層５１’の上に設けられる。これは、図４に図解されているマスクパターン５１を形成するために、層５１’の内部に開口５１ａをエッチングで形成するエッチャントマスクとして働く。このマスクパターン５１およびそれに連係する開口（図４の５１ａ、図５の狭められた開口５２ａ）は、デバイスセルＣｔ， Ｃｓ、および、それらのピッチＹｔ， Ｙｓのレイアウトを定めるレイアウトジオメトリーを持っている。したがって、開口５１ａ， ５２ａは、セルＣｔ， Ｃｓのトレンチ境界を定める。
【００３０】
マスクパターン５１は、ショットキー障壁８０が形成されるエリアにおけるよりも、トランジスタセルエリアにおける方が狭い。したがって、マスク部５１ｔ， ５１ｓは、セルレイアウトジオメトリーがどのように選ばれても、セルＣｔ， Ｃｓに対する望みの相異なるピッチＹｔ， Ｙｓに対応して、隣り合う開口５１ａ同士の間に、互いに相異なるそれぞれの幅ｙ１， ｙ８を持つ。マスク部５１ｔの幅ｙ１は、工程（ｃ）において、ドーピング用開口５１ｂから導入されたドーパント６１が、横方向に互いに合体し合って、トランジスタセルＣｔの領域１５を形成する（図７）ほどに、十分に小さい。マスク部５１ｓの幅ｙ８は、ドーピング用開口５１ｂから導入されたドーパント６１が、ショットキーセルＣｓにおいて互いに合体し合うことを、防止できるほどに十分に大きい。
【００３１】
酸化物層５２’が、ここで、窒化物マスク５１の上面および側壁、および、開口５１ａの底面に、それらの輪郭に沿って堆積される。酸化物層５２’は、その後、異方性エッチングを用いて、公知の態様でエッチバックされ、窒化物マスク５１の上面および開口５１ａの底面から除去されるが、側壁にはスペーサ５２が残される。エッチバックは、開口５２ａから露出した薄い酸化物層５０も取り除く。通常、輪郭堆積された酸化物層５２’は、約０．２ μｍであり、したがって、残ったスペーサ５２の幅ｙ２は、０．１ μｍ〜０．２ μｍの範囲にある。図５は、結果として生じた構造を示しており、幅ｙ３の、より狭められた開口５２ａが、幅ｙ２のスペーサ５２によって定められている。
【００３２】
トレンチ２０が、ここで、開口５２ａにおいて本体１００にエッチングによって形成される。図３〜６に示すように、トレンチ２０がエッチングによって形成されるシリコン本体部１４’は、その表面１０ａからドレイン領域１４の一部を与えるエリアまで、同一の導電型（本例ではｎ型）のドーピング濃度を持っていてもよい。このドーピング濃度ｎは、実質的に一様、例えば、約２ ｘ １０１６ ｃｍ−３あるいは約３ ｘ １０１６ ｃｍ−３のリン原子あるいはヒ素原子、であってもよい。あるいは、それは、米国特許ＵＳ−Ａ−５，６１２，５６７に記載されているように、表面１０ａにおける５ ｘ １０１６ ｃｍ−３以下（例えば１ ｘ １０１６ ｃｍ−３）のリン原子あるいはヒ素原子から、基板１４ａとの界面におけるその１０倍以上の大きさ（例えば３ ｘ １０１７ ｃｍ−３のリン原子あるいはヒ素原子）へと、傾斜していてもよい。特定の１実施例において、トレンチ２０がエッチングによって形成される深さは、例えば、約１．５ μｍであってもよい。これは、マスク５１の厚さの３倍であり、したがって、図面の部分部分間の比例関係が、それらの概略図において便宜上失われている程度が、図解されている。
【００３３】
誘電体層１７が、次に、例えば、シリコン本体部１４’の熱酸化によって、あるいは、堆積によって、トレンチ２０の壁に形成される。その後、電極材料１１’が、トレンチ２０を満たし、さらに、開口５２ａの上方およびマスク５１， ５２の上まで及ぶに十分な厚さに堆積され、次いで、電極１１を形成して残るようにエッチバックされる。通常、電極１１， １１ｓは、ドープされた多結晶シリコンあるいは他の半導体材料を有する。そのドーピング濃度は、その材料１１’が堆積されている間に、あるいは、堆積後に（例えば、図６に図解されているエッチバック段階において）、与えられてもよい。本実施例において、この電極１１， １１ｓのドーピング濃度は、第１の導電型（本例ではｎ型）のものである。これは、チャネル形成領域１５およびガード領域１５ａのために、図７の工程（ｃ）において導入される第２の導電型のドーピング濃度よりもはるかに大きい量である。
【００３４】
酸化物スペーサ５２が、ここで、エッチングにて除去され、開口５１ａが、再び開き、それによって、マスクパターン５１とトレンチ絶縁された電極１１， １１ｓとの間に、ドーピング用開口５１ｂが、形成される。このエッチングは、酸化物スペーサ５２の下の薄い酸化物５０も取り去る。開口５１ｂを、イオン打込み用に用いるために、薄い酸化物５０’が、ここで、この開口５１ａ内のシリコン本体表面１０ａが露出したエリア上に再成長される（露出したシリコン電極１１， １１ｓ上にも成長する）。結果として生じる構造が、図７に示されている。
【００３５】
図７に図解されているドーパントイオン打込みが、ここで、例えば、高ドース量のボロンイオン６１を用いて、実行される。通常、イオンドース量は、少なくとも約２ ｘ １０１３ ｃｍ−３のボロンイオンであり、約１００ ｋｅＶ〜２００ ｋｅＶの範囲のエネルギーで打込まれる。この高さのドース量およびエネルギーで、開口５１ｂに打込まれたドーパントイオン６１は、マスクパターン５１の下で、横方向に、約０．４ μｍまで散乱される。加熱工程（例えば１，１００℃で４０分間）が、その後、打込みダメージをアニールするために、また、ドーパントを活性化してｐ型領域１５， １５ｓを形成するために、実行される。打込まれたドーパントのかなりの熱拡散が、この加熱工程を通じて起こる。したがって、イオン散乱とドーパント拡散との両方の結果として、ｐ型領域１５， １５ｓが、マスキングパターン５１の下で横方向に広がる。
【００３６】
マスク部５１ｓの幅ｙ８は、隣接し合うドーピング用開口５１ｂを通って導入されたドーパント６１のこの散乱および拡散が、マスク部５１ｓの下で互いに合体し合うことを防止できるほど、十分に大きく選ばれる（図７参照）。したがって、ドレイン領域部１４ｓは、依然として、ガード領域１５ｓと境を接しているエリアの内部で、ショットキー障壁８０が形成されるべき本体表面１０ａまで延在している。このパラグラフでは、「隣接し合う開口５１ｂ」と言っているが、それは、図７の断面図の状況でのことであると理解されなければならない。実際には、セルレイアウト（マスキングパターン５１によって確定される）は、マスク部５１ｓに隣接して単一の環状の開口５１ｂが存在するという、そのようなものである。結果として生じるガード領域１５ｓは、ショットキー障壁８０がショットキーセルＣｓ内に形成されるべき表面エリアの全周を取り囲んで延在している。ドレイン領域部１４ｓは、この単一の環状のガード領域１５ｓの中央口を通して本体表面１０ａまで延在している。
【００３７】
マスク部５１ｔの幅ｙ１は、その下に、隣接し合うドーピング用開口５１ｂから導入されたドーパント６１の散乱および拡散によって、合体領域１５が形成されるほど、十分に狭い（図７参照）。この合体領域１５は、各トランジスタセルＣｔにおいて、ドレインドリフト領域１４と本体表面１０ａを分離する。したがって、この特定の実施例において、各トランジスタセルＣｔは、単一のチャネル形成領域１５を有する。しかしながら、ガード領域１５ｓに対して、より狭い幅が望まれるデバイスの場合の本発明によれば、変更が可能である。この変更において、図７のドーピング工程によって形成されるチャネル形成領域１５は、マスク部５１ｔの下で、互いに完全には合体し合わなくてもよい。それに替えて、ドレインドリフト領域１４は、図９のドーピング工程によって各トランジスタセルＣｔに設けられる高ドープされたコンタクト領域３５によって、セルＣｔの中央において本体表面１０ａから分離されてもよい。
【００３８】
トレンチ電極１１， １１ｓは、図７のイオン打込みに対してマスクされていないが、ボロンイオンのドース量は、多結晶シリコン電極材料のｎ型ドーピング濃度ｎのドープに影響を与えるほど、十分ではない。
【００３９】
ソース領域１３のドーピング濃度ｎ＋が、ここで、ドーピング用開口５１ｂから本体１００に導入される。窒化物層５１が、マスクとして動作する。図８に図解するように、このソースドーピングは、ヒ素イオン６３の打込みによって実行するのが望ましい。通常、１０２０〜１０２２ ｃｍ−３のヒ素原子のドーピング濃度を設けるために、非常に高いドース量が、用いられる。イオンエネルギーは、通常、約３０ ｋｅＶである。このドース量とエネルギーとにおいて、ヒ素イオンは、マスク５１の端の下で散乱される。１回以上の短いアニール［例えば、その後の段階（図９， １０）の間に９００℃で１時間］の後、ソース領域は、通常、マスク部５１ｔの開口端ラインを超えて横方向に、約０．１ μｍ〜０．２ μｍ延びる。
【００４０】
ソース領域１３は、ショットキーセルＣｓには必要なく、それらの存在は、寄生バイポーラトランジスタ（１３， １５ｓ， １４ｓ）を導き入れることによって、ショットキー障壁特性を劣化させることがある。したがって、図８に図解するように、ショットキーセルＣｓの上に、それらをソース打込みからマスクするために、マスク４３を設けるのが望ましい。このマスク４３は、例えば、フォトマスクであってもよい。デバイスには、ショットキーセルＣｓと、その周囲のトランジスタセルＣｔとの間に、不活性な中間セル部をつくるのが望ましい。そのような状態が、図１， ２， ８に図解されている。この場合、ショットキーセルＣｓの絶縁された電極１１ｓの非常に狭いトレンチ２０に関するマスク４３のアライメントは、クリティカルなものではない。
【００４１】
図９は、マスキングパターン５１が除去され、絶縁被覆層１８がトレンチゲート１１上とトレンチ電極１１ｓの上とに設けられた後のデバイス構造を図解している。絶縁被覆層１８は、酸化あるいは堆積で設けられてもよい。特定の一例において、被覆層１８は、約０．３ μｍ厚であってもよい。この被覆層１８は、トランジスタセルＣｔに対してはコンタクト開口１８ｔを、ショットキーセルＣｓに対してはコンタクト開口１８ｓを定める。
【００４２】
次に、第２の導電型（即ちＰ型）のドーパントが、チャネル形成領域１５に対して、より高ドープのコンタクト領域３５を形成するように、コンタクト開口１８ｔから本体１００に導入されてもよい。これは、図９に図解するように、ボロンイオン６５を打込むことによって達成するのが望ましい。その結果としてのボロン濃度は、開口１８ｔにおいて露出しているソース領域１３のドープに影響を与えるほどに十分ではない。通常、このドーピング濃度は、例えば、約１０１９ ｃｍ−３のボロン原子であってもよい。この高ドープのコンタクト領域３５は、ドレイン領域部１４ｓを用いてショットキー障壁８０を形成するショットキーコンタクト開口１８ｓからマスクされなければならない。例えばフォトレジストの、マスク４４が、この目的のために用いられてもよい。（上のように）デバイスに不活性な中間セル部がつくられている場合には、ショットキーセルＣｓの絶縁された電極１１ｓの非常に狭いトレンチ２０に関するマスク４４のアライメントは、クリティカルなものではない。
【００４３】
図９は、薄い酸化物５０が、コンタクト開口１８ｔ， １８ｓに存在することを図解している。この酸化物層５０は、短時間の浸漬エッチングによって除去され、ソース電極３３へのコンタクトを設けるために、開口１８ｔ， １８ｓが、開口される。シリサイド層３３ａが、次に、少なくともコンタクト開口１８ｔ， １８ｓ内に設けられる。層３３ａは、チタンシリサイド、あるいは、例えばニッケルシリサイドであってもよい。シリサイド材料は、その本来の状態で堆積されてもよく、その場合には、シリサイド層３３ａは、コンタクト開口間の絶縁被覆層１８の上にも延在する。あるいは、シリサイドは、加熱して開口１８ｔ， １８ｓ内のシリコン表面１０ａにシリサイドを形成するシリサイド形成金属層３３ａ’を堆積することによって、ｉｎ ｓｉｔｕ（インサイチュウ）に形成されてもよい。この後者の場合には、絶縁被覆層１８上の金属層３３ａ’のシリサイド化されなかった部分は、その後、エッチングで除去されてもよいし、あるいは、それらは、コンタクト開口の間に残されてもよい。トランジスタセルＣｔにおいては、シリサイド層３３ａは、高ドープされたｎ型ソース領域１３、および、ｐ型コンタクト領域３５に対する、ソース電極３３のための良好な低抵抗コンタクトを形成する。ショットキーセルにおいては、シリサイド層３３ａは、ドレインドリフト領域部１４ｓとともにシリサイドショットキー障壁８０を形成する。
【００４４】
例えば、チタン−タングステンの冶金学的なバリア層が、次に、シリサイド層３３ａ上に堆積されてもよく、その後、アルミニウムあるいはアルミニウム−シリコン合金の厚い金属層が、堆積される。それに替えて、および／または、それに加えて、さらにソース抵抗を減少させるために、その厚い金属層は、例えば銅であってもよい。その金属層は、ソース電極３３、および、さらにトレンチゲート１１に接続されたゲートボンドパッドを形成する個々に分離されたメタライゼーションエリアとなって（公知のフォトリソグラフィ技術とエッチング技術とによって）定められたレイアウトパターンを持っている。ゲートボンドパッドメタライゼーションおよびその接続配線は、図１， １１に描かれた面の外部にある。ウエーハ本体１００の背面１０ｂが、次に、ドレイン電極３４を形成するためにメタライズされ、その後、ウエーハ本体１００が、個々のデバイス本体１０に分割される。
【００４５】
多くの変更ならびに変形が、本発明の範囲内で可能であることは明白である。例えば以下において用い得る具体的な技術には、相当の融通性が可能である。
・ スペーサ５２の作製
・ 狭いトレンチ２０のエッチングによる形成
・ トレンチ底面および側壁への１つ以上の絶縁体１７の設置
・ トレンチ２０内への電極１１， １１ｓの設置
・ ガード領域１５ｓ、チャネル形成領域１５、ソース領域１３の形成
・ デバイスの他の部分の形成
【００４６】
第 ２ の実施例：トレンチゲート ＭＯＳＦＥＴ プロセス（図 １２ ）
例として、図１２は、そのような１つの変更を図解しており、工程（ｃ）のドーパント導入６１が、工程（ｂ）の側壁延長部５２の設置に先立って実行される。したがって、図１２のイオン打込みは、図４に図解されている段階のウエーハ構造で実行される。打込まれたボロンは、ここでは、トランジスタセルＣｔの全セルエリアにおいて連続領域１５’を形成するが、ドレイン領域部１４ｓが、幅ｙ８のマスク部５１ｓの下の表面１０ａまで延在しているところでは、すきまが開いている。
【００４７】
層５２’が、次に、図５のように、堆積され、スペーサ５２を形成するためにエッチバックされる。トレンチ２０が、次いで、工程（ｂ）において本体１００にエッチングによって形成される。このトレンチエッチ（および、その後の絶縁された電極１１， １１ｓの設置）は、トレンチ２０が、領域１５’を突き抜けて（したがって、チャネル形成領域１５およびガード領域１５ｓを突き抜けて）、領域１５’の下の本体部１４までエッチングすることによって形成されるということを除けば、図６のものと同様である。製造は、その後、図８〜１１に続いてもよい。
【００４８】
第 ３ の実施例：整流器プロセス（図 １３ 〜 １６ ）
本発明は、例えば、米国特許ＵＳ−Ａ−４，６４６，１１５およびＵＳ−Ａ−５，６１２，５６７のショットキー整流器構造の変更例として、ディスクリートセル型ショットキー整流器デバイスを形成するために用いることもできる。そのようなデバイスが、図１６に図解されている。この場合には、本発明は、狭いトレンチ絶縁された電極１１ｓに隣接した本体表面１０ａに、セルフアラインで、第２の導電型の非常にコンパクトなガードリング１５ｓを内包することを可能にする。そのようなプロセスが、この実施例において図解される。
【００４９】
図１〜１２のＭＯＳＦＥＴのショットキーセルＣｓのセルジオメトリーは、トランジスタセルＣｔのセルレイアウト中に集積化するということによって束縛されている。しかしながら、ディスクリートショットキー整流器においては、セルＣｓのジオメトリーおよびレイアウトを選ぶのに、より大きな自由度が存在する。ショットキー整流器の特性は、障壁の高さだけではなく、セルＣｓのジオメトリーおよび幅によって、また、ショットキー障壁８０の総エリアを変化させることによって、調整することができる。図１６のセルＣｓは、例えば、稠密六角形セルジオメトリーにレイアウトしてもよい。
【００５０】
個々のショットキー障壁エリアのどのような特定のセルレイアウトが、ショットキー障壁８０およびガード領域１５ｓに対して採用されたとしても、ガード領域１５ｓが、各ショットキー障壁エリアの全周を囲んで延在し、したがって、各セルＣｓの障壁８０の端が、ガードリング１５ｓに横方向に終端する、即ち、図２のセルＣｓに対して図解されているようになるのが望ましい。ドリフト領域部１４ｓは、各セルＣｓのこの環状のガード領域１５ｓの中央のすきまを通って、本体表面１０ａまで延在している。
【００５１】
個々のショットキー障壁エリアのどのような特定のセルレイアウトが、採用されたとしても、セルピッチＹｓは、整流器が、例えば米国特許ＵＳ−Ａ−４，５２１，７９５に記載のように、ガード領域１５ｓによって、および／または、絶縁されたトレンチ電極１１ｓによって供給されるフィールドリリーフから利益を得るほど、十分に狭く選ぶのが望ましい。ＭＯＳＦＥＴ内のショットキーセルＣｓ（図１， ２のような）に比して、ディスクリートショットキー整流器では、最適フィールドリリーフのためにセル構造を変化させる、より大きな自由度が、見込める。ピッチＹｓは、非常に狭く、例えばサブミクロン（１マイクロメートル以下）にさえ、できる。ドリフト領域１４のドーピングは、ブロッキング状態において、隣接し合うトレンチ絶縁された電極１１ｓ間のメサ幅全体に渡って空乏状態になるように、（セルピッチＹｓと比較して）選ばれる。実際、この空乏層は、絶縁破壊する前に、より高ドープされた電極部１４ａに向かい合って、実質的に平面をなして拡がってもよい。これは、例えば２００ Ｖ以上にも達する、より高い絶縁破壊電圧を可能にする。
【００５２】
このようにショットキー障壁８０にフィールドリリーフを設けることは、ドリフト領域１４のドーピング濃度を、そうでない場合よりも高くし（与えられたブロッキング電圧に対して）、それによって、Ｖｆを減少させることを可能にする。ショットキー障壁の漏洩電流を低減でき、あるいは、同一の漏洩に対する障壁の高さを低くでき、したがって、Ｖｆに利点を得ることができる。ドリフト領域１４のドーピング濃度ｎは、実質的に一様、例えば、約２ ｘ １０１６ ｃｍ−３あるいは約３ ｘ １０１６ ｃｍ−３のリン原子あるいはヒ素原子、であってもよい。あるいは、それは、米国特許ＵＳ−Ａ−５，６１２，５６７に開示されているように、例えば、表面１０ａにおける５ ｘ １０１６ ｃｍ−３以下（例えば、１ ｘ １０１６ ｃｍ−３）のリン原子またはヒ素原子から、基板１４ａとの界面におけるその１０倍以上の大きさ（例えば、３ ｘ １０１７ ｃｍ−３のリン原子またはヒ素原子）へと、傾斜していてもよい。
【００５３】
どのようにして作られようとも、そのような特徴を組み合わせて持つショットキー整流器は、それだけで新規なデバイス構造である。したがって、本発明の他の１つの観点によれば、複数のセルＣｓをなして、第１の導電型（例えば、ｎ型）の半導体本体部１４ｓとともにショットキー障壁８０を形成するショットキー電極３３を持っているセル型ショットキー整流器が提供され、そこにおいて、
・ 各セルＣｓは、トレンチ絶縁された電極１１ｓと横方向に境を接しており、
・ 各セルＣｓは、各セルのショットキー障壁８０の端を終端させる逆の、第２の導電型（例えばｐ型）の表面隣接ガード領域１５ｓを有し、該ガード領域１５ｓが、そのトレンチ絶縁された電極１１ｓに横方向に隣接する各セルＣｓの周囲を囲んで延在しており
・ 半導体本体部１４ｓは、そのトレンチ２０の深さのほとんどに渡ってトレンチ絶縁された電極１１ｓに隣接する、また、ショットキー整流器のブロッキング状態において空乏状態になるのに十分な幅およびドーピング濃度ｎを持つドリフト領域１４を形成しており、
・ トレンチ絶縁された電極１１ｓは、ショットキー電極３３に電気的に接続され、ショットキー整流器のブロッキング状態においてドリフト領域１４を空乏状態にするように、隣接するドリフト領域１４に動作するフィールドプレートを形成している。
【００５４】
図１３〜１６は、やはり本発明による１方法の１実施例によるこの整流器の製造を図解している。
【００５５】
図１３は、ＭＯＳＦＥＴ製造の図６に対応する段階における整流器製造を図解している。例えば、図１３は、マスクパターン５１の、より広い開口５１ａの側壁にスペーサ５２を設けることによって定められる狭開口５２ａを示している。それは、また、狭開口５２ａにおいて本体１００内にトレンチ２０をエッチングによって形成して、そのトレンチ２０内に絶縁材料１７と、その後に電極材料１１’とを設けることによって形成される、トレンチ絶縁された電極１１ｓも示している。しかしながら、この整流器の場合には、狭いマスク部５１ｔ（ＭＯＳＦＥＴセルのための）は、全く存在しない。そうではなくて、セルは全て、広いマスク部５１ｓによって定められるショットキーセルＣｓである。
【００５６】
図１４に図解されているように、セルフアラインされた狭いガード領域１５ｓが、マスクパターン５１のより広い開口５１ａから本体１００内に第２の導電型（この例ではｐ型）のドーパント６１を導入することによって設けられる。このドーパント導入は、ボロンイオンを打込んで、その後、その打込みをアニールすることによって達成するのが望ましい。トランジスタセルＣｔは、全く形成されないから、このアニールは、打込まれたドーパントの拡散が、よりわずかしか発生しないように、より短い期間で、および／または、より低い温度で行なうことができる。マスクパターン５１は、ドーパント導入に対して、その下の本体部分をマスクできるように十分に厚い（図７， １２のように）。マスク部５１ｓは、ドーパントが、ショットキー障壁８０が形成されるべきエリアに横方向に広がることを防止できるほど、十分に広い（ｙ８）。
【００５７】
その後、マスクパターン５１および層５０が除去され、ショットキー障壁８０が、例えば、シリサイドあるいはシリサイド形成層３３ａと、その後、ショットキー電極バルク３３とを堆積することによって形成される。整流器のトレンチ２０の上には、絶縁被覆層１８は、全く設けられない。そうではなくて、そのトレンチ絶縁された電極１１ｓは、ショットキー電極３３に電気的にコンタクトしている。このトレンチ絶縁された電極１１ｓは、トレンチ２０の深さのほとんどに渡ってトレンチ２０に隣接するドリフト領域１４の部分１４ｓへのフィールドプレートとして動作する。上述のように、このドリフト領域１４の幅およびドーピング濃度は、ドリフト領域１４を、ショットキー整流器デバイスのブロッキング状態において空乏状態にするのに十分である。
【００５８】
ウエーハ本体１００の基板１４ａの背面１０ｂが、次に、オーミック電極３４を形成するようにメタライズされ（図１６）、その後、ウエーハ本体１００が、個々のデバイス本体１０に分割される。
【００５９】
図１３， １４は、ガード領域１５ｓのためのドーパント導入に先立って、トレンチ２０がエッチングによって形成されていることを図解している。これに、図４〜７の（ＭＯＳＦＥＴ）手順が続く。しかしながら、ドーパント６１の導入は、トレンチ２０をエッチングによって形成する前にもたらされてもよい、即ち、図４， １２， その後に６の（ＭＯＳＦＥＴ）手順が続いてもよい。
【００６０】
さらなる実施例： ＭＯＳＦＥＴ または整流器プロセス
これまで述べた実施例では、ガード領域１５ｓは、スペーサ５２を設ける前、または、それを除去した後のいずれかにおいて、広い開口５１ａにドーパントイオン６１を打込むことによって形成するのが、最も好都合であった。しかしながら、スペーサ５２は、トレンチ２０に対するガード領域１５ｓのセルフアラインメントを提供するための他の態様に用いることができる。図１７は、そのような１つの別の態様を図解しており、ガード領域１５ｓが、スペーサ５２自体から本体１００に拡散される。図１７の本体１００は、図５のそれと同様の段階にある。しかしながら、この場合には、工程（ｂ）において設けられるスペーサ５２は、第２の導電型のドーパント（例えば、ボロン）を含有しており、このドーパントが、工程（ｃ）における熱拡散によって本体１００に導入される。図１７のこれらのスペーサ５２は、例えば多結晶シリコンであってもよい。
【００６１】
上述の実施例において、マスク５１およびスペーサ５２は、それぞれ、各単一の材料（シリコン窒化物あるいはシリコン酸化物）からできているが、相異なる材料の複合層を用いる他の実施例も、可能である。したがって、例えば、厚い複合マスク５１を、プロセスの初期段階で使ってもよく、その後、そのマスク５１を、上部を除去することによって薄くしてもよい。もともとのマスク５１が、全体、シリコン窒化物である場合でさえ、製造プロセス手順の進行の際に酸化環境に曝されたときには、その表面に、酸化−窒化物が形成される。したがって、例えば、図６および／または図９および／または図１３の段階において、窒化物マスク５１は、酸化物スペーサ５２および／または酸化物材料１８’がエッチングされたときにエッチングによって取り去られる酸化−窒化物の表層を含有していてもよく、その場合には、それらの段階において、マスク５１が薄くなる。
【００６２】
トレンチ電極１１， １１ｓは、上述のように、ドープされた多結晶シリコンから形成されてもよい。しかしながら、他の公知のゲート技術が、特定のデバイスに用いられてもよい。したがって、例えば、金属シリサイドのような他の材料が、ゲートに用いられてもよい。そうでなければ、ゲート１１全体が、多結晶シリコンではなく、高融点金属であってもよい。図１６のショットキー整流器の場合には、トレンチ電極１１ｓは、電極３３と同一材料であってさえよく、マスキングパターン５１の除去の後に、同一プロセス工程において堆積される。そのような変更が、図１８に図解されている。したがって、例えば、以下のプロセス手順が、この整流器のために用いられてもよい。
・ トレンチ２０のエッチングによる形成に先立って、ガード領域のためのドーパントを導入する（即ち、図１２と同様に）、
・ 次に、トレンチ２０をエッチングによって形成し、その絶縁体１７を設ける、
・ 次に、マスキングパターン５１およびスペーサ５２（まだ残っていれば）を除去する、
・ 次に、トレンチ電極１１ｓおよび主電極３３として、同一電極材料を堆積する。
この最後の変更において、本発明の工程（ｂ）の電極設置の部分は、工程（ｄ）中に実行される。
【００６３】
図１は、ショットキーセルＣｓのガード領域１５ｓが、トランジスタセルＣｔのチャネル形成領域１５と同じ深さとドーピング濃度とを持つＭＯＳＦＥＴデバイスを図解している。それらの領域１５ｓ， １５は、図７， １２に図解されるように、同一のプロセス工程において形成される。しかしながら、トレンチ２０に関するセルフアライメントとして、やはり、スペーサ５２を用いながら、領域１５， １５ｓに対して、別々のプロセス工程を用いることも可能である。したがって、例えば、狭いガードリング１５ｓを、図１４あるいは図１７と同様に、ショットキーセルＣｓのために形成することが可能である。各ショットキーセルＣｓの全エリアを、例えば図７あるいは図１２を変更して、トランジスタセルＣｔに深いチャネル形成領域１５を設けるために用いられるドーパント打込みからマスクすることができる。このようにして、領域１５， １５ｓのそれぞれの深さおよびドーピング濃度を、トレンチ２０の深さおよびドリフト領域１４のドーピング濃度に対して、それぞれの機能が最適化するようにできる。
【００６４】
ショットキーセルＣｓのエリアのこのマスキングは、例えば、多結晶シリコン、あるいは、その後にトランジスタセルＣｔのエリアに実行されるデバイスプロセスに耐えることのできる他の材料から成る、いわゆる「ハードマスク」を用いてなすことができる。このハードマスクのパターンは、図８， ９のフォトレジストマスク４３， ４４のそれと同様であってもよい。したがって、例えば、全開口５１ａに浅いガードリング１５ｓを形成した後、酸化物被覆層１８を、全てのトレンチ上のそれらの開口５１ａに形成してもよい。次に、多結晶シリコンのハードマスクを、ＣｓのエリアとＣｔのエリアとの両方に窒化物マスク５１を着けたままで、ショットキーセルＣｓのエリア上に設けてもよい。次いで、酸化物被覆層１８が、トランジスタセルの開口５１ａからエッチングによって取除かれ、したがって、深い領域１５および他のトランジスタ部のプロセスが実行でき、それらのトレンチに新しい酸化物被覆層１８を持つトランジスタセルＣｔが形成される。その後、多結晶シリコンのハードマスクが、エッチングによって取除かれ、例えば、図１０へと、プロセスを続けることができる。
【００６５】
図２は、領域１５ｓが、各セルＣｓのショットキー障壁エリアの全周を囲んでガードリングを形成していることを図解している。しかしながら、前述のように、ショットキーセルＣｓは、細長いストライプジオメトリーをしていてもよく、また、それらは、本体１０の周囲のデバイス終端エリアまで延在していてもよい。限定するものではないが、特にこの場合に、ガード領域１５ｓが、セルＣｓの細長い側面に沿って延在し（トレンチ２０とショットキー障壁８０との間で）、細長いストライプセルＣｓの狭い方の端部が、領域１５ｓと同じ導電型のより深く、より高ドープの終端領域に終端していてもよい。そのようなセルレイアウトを、ＭＯＳＦＥＴのショットキーセル、および／または、ディスクリートショットキー整流器のために用いてもよい。
【００６６】
図２は、ショットキートレンチ２０（および、その電極１１ｓ）が、トランジスタトレンチ２０（および、そのゲート電極１１）と統合した共通の網を形成しているセルレイアウトを図解している。しかしながら、それら２つのトレンチおよびそれらの電極は、それらのレイアウトにおいて互いに分離していてもよく、その場合には、電極１１ｓを、トランジスタゲート１１と別個にバイアスできる。
【００６７】
ドリフト領域１４を、より高ドープされた基板１４ａ上のエピタキシャル層によって形成する替わりに、ドリフト領域１４を供給する高比抵抗の基板の背面１０ｂへのドーパント拡散によって、高ドープ領域１４ａが形成されるデバイスがあってもよい。図１〜１２に関して述べたデバイスは、より高ドープされた基板１４ａあるいは領域１４ａが、ドレインドリフト領域１４と同じ導電型（この例ではｎ型）を持つＭＯＳＦＥＴである。しかしながら、より高ドープされた基板１４ａあるいは領域１４ａは、ＩＧＢＴを与えるように、逆の導電型（この例ではｐ型）であってもよい。電極３４は、ＩＧＢＴの場合には、アノード電極と呼ばれる。
【００６８】
本体１０の背面１０ｂで基板または他の領域１４ａにコンタクトしている第２の主電極３４を持つ、縦型のディスクリートデバイスが、図１， １６に関連して、図解されている。しかしながら、集積デバイスも、また、本発明によって可能である。この場合には、領域１４ａは、デバイス基板とエピタキシャル低ドープドリフト領域１４との間の、ドープされた埋込層であってもよい。この埋込層領域１４ａは、表面１０ａから埋込層の深さまで延びる、ドープされた周辺コンタクト領域を介して、表（上）主面１０ａにおいて電極３４にコンタクトしていてもよい。
【００６９】
上述の特定のＭＯＳＦＥＴ例は、ｎチャネルデバイスであり、領域１３， １４がｎ型導電率を持ち、領域１５， １５ｓ， ３５がｐ型導電率を持ち、ゲート１１によって領域１５に電子反転チャネル１２が誘起される。逆導電型のドーパントを用いることによって、集積化されたｐチャネルデバイスが、本発明による方法によって製造できる。この場合には、領域１３， １４がｐ型導電率を持ち、領域１５， １５ｓ， ３５がｎ型導電率を持ち、ゲート１１によって領域１５にホール反転チャネル１２が誘起される。同様に、ショットキー電極３３が、ｐ型本体部１４ｓとともにショットキー障壁を形成しているショットキー整流器も、製造できる。
【００７０】
シリコン以外の半導体材料（例えば、シリコンカーバイド）も、本発明によるデバイスに使用することができる。
【００７１】
本開示を読むことによって、当業者には、他の変形および変更も明らかである。そのような変形および変更には、当業において既に公知であり（例えば、ＵＳ−Ａ−４，５２１，７９５， ＵＳ−Ａ−４，６４６，１１５， ＵＳ−Ａ−５，６１２，５６７）、本明細書に既に記載した観点に換えて、あるいは、加えて使用できる、等価なおよび他の観点が含まれる。
【００７２】
請求項は，本出願において、特定の組み合わせの観点に対して案出されているが、本発明の開示の範囲には、任意の請求項に現記載されている発明と同一の発明に関係するものであろうがなかろうが、また、本発明と同じ技術問題のいずれか又は全てを緩和するものであろうがなかろうが、明示的であれ含蓄的であれ本明細書に開示されている全ての新規な観点あるいは全ての新規な組み合わせの観点、あるいはそれらからの一般化もまた、含まれることが理解されなければならない。
【００７３】
本出願人は、その結果として、新しい請求項を、本出願または本出願から導出される任意のさらなる出願の審査／審判／訴訟を通じて、任意のそのような観点および／またはそのような観点の組み合わせに対して案出できるということを通知するものである。
【図面の簡単な説明】
【図１】本発明によって製造されるトレンチゲートＭＯＳＦＥＴデバイスの一例のアクティブな中央部の断面図である。
【図２】トランジスタセルとショットキーセルとを示す、図１のデバイスの一部のセルレイアウトの一例の平面図である。
【図３】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図４】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図５】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図６】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図７】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図８】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図９】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１０】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１１】本発明による方法の一例による一製造段階における図１のデバイスのトランジスタセル部とショットキーセル部との断面図である。
【図１２】本発明による一変更例による製造の１段階における図４のトランジスタセル部とショットキーセル部との断面図である。
【図１３】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１４】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１５】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１６】本発明による一製造段階におけるトレンチショットキー整流器のアクティブな中央部の断面図である。
【図１７】図５と同様の段階であるが、本発明による製造の一変更例のデバイス部分の断面図である。
【図１８】図１６と同様であるが、本発明による一変更例によって製造されたトレンチショットキー整流器のアクティブな中央部の断面図である。
【符号の説明】
１０ デバイス本体
１１ トレンチゲート
１１ｓ トレンチ絶縁された電極
１３ ソース領域
１４， １４ｓ ドレインドリフト領域
１５ チャネル形成領域
１５ｓ ガード領域
１７ 誘電体層
１８ｓ， １８ｔ， ５１ａ， ５１ａ’， ５１ｂ， ５２ａ 開口
２０ トレンチ
３３ ショットキー電極
４３， ４４， ４５ マスク
５１， ５１ｓ， ５１ｔ マスクパターン
５２ 側壁延長部（スペーサ）
８０ ショットキー障壁
Ｃｓ ショットキーセル
Ｃｔ トランジスタセル
ｙ１， ｙ２， ｙ３， ｙ８ 幅
Ｙｓ， Ｙｔ セルピッチ
Claims (16)
- ショットキー電極と、トレンチ絶縁された電極に横方向に境を接する第１の導電型の半導体本体部との間にショットキー障壁を持つ半導体デバイスを製造する方法であって、前記ショットキー障壁が、前記トレンチ絶縁された電極に隣接する逆の、第２の導電型のガード領域に横方向に終端する方法において、前記ガード領域、前記トレンチ絶縁された電極、および、前記ショットキー障壁を、互いに関してセルフアラインするために、以下のプロセス工程、
（ａ） 前記ショットキー障壁が形成されるべきエリアをマスクするために、半導体本体の表面にマスクパターンを設ける工程と、
（ｂ） 狭開口を、前記マスクパターンの、それより広い開口の側壁に側壁延長部を設けることによって定め、そして、前記狭開口において前記本体内にトレンチをエッチングによって形成して、前記トレンチ内に絶縁材料と、その後に電極材料とを設けることによって、前記トレンチ絶縁された電極を形成する工程と、
（ｃ） 前記マスクパターンの前記より広い開口から前記本体に第２の導電型のドーパントを導入することによって前記ガード領域を設ける工程であって、前記マスクパターンが、前記ドーパント導入に対して、その下の前記本体部をマスクするのに十分な厚さと、前記ショットキー障壁が形成されるべきエリアに前記ドーパントが横方向に拡がるのを防止するのに十分な幅とを持っている工程と、
（ｄ） 少なくとも前記ショットキー障壁が形成されるべき前記エリアに前記ショットキー電極を堆積する前に、少なくとも前記マスクパターンを除去する工程と、が用いられる方法。 - 工程（ｃ）の前記ドーパント導入が、工程（ｂ）において前記側壁延長部を設ける前に実行され、前記トレンチが、前記ガード領域を突き抜けて、前記ガード領域の下の前記本体部内まで、工程（ｂ）においてエッチングによって形成されることを特徴とする請求項１に記載の方法。
- 工程（ｃ）の前記ドーパント導入が、工程（ｂ）において前記トレンチ絶縁された電極を設けた後に実行されることを特徴とする請求項１に記載の方法。
- 工程（ｃ）の前記ドーパント導入が、前記マスキングパターンと前記トレンチ絶縁された電極との間にドーピング用開口を形成するために前記側壁延長部を除去した後に実行され、前記ドーパントが、工程（ｃ）において前記ドーピング用開口で前記本体に導入されることを特徴とする請求項３に記載の方法。
- 前記ドーパントが、前記ドーピング用開口におけるドーパントイオン打込みによって、前記本体に導入されることを特徴とする請求項４に記載の方法。
- 工程（ｂ）において設けられた前記側壁延長部が、工程（ｃ）において熱拡散によって前記本体に導入される前記第２の導電型の前記ドーパントを含有していることを特徴とする請求項１または３に記載の方法。
- 前記デバイスが、前記第２の導電型のチャネル形成領域によって分離された前記第１の導電型のソース領域およびドレイン領域を持つセル型トレンチゲート電界効果トランジスタデバイスを有する方法であって、
・ 前記トレンチゲートが、前記ショットキー電極から絶縁されている、トレンチ絶縁された電極として、工程（ｂ）において形成され、
・ 前記第１の導電型の前記半導体本体部が、前記トランジスタデバイスのドレインドリフト領域を供給し、
・ 前記ソース領域が、前記側壁延長部を用いて前記トレンチゲートに関してセルフアラインされるように設けられ、
・ 前記ショットキー電極が、前記ソース領域にコンタクトするソース電極の一部として設けられることを特徴とする請求項１から６のいずれか１つに記載の方法。 - 前記セル型デバイスが、前記ショットキー障壁が前記ドレインドリフト領域を用いて形成されている少なくとも１個のショットキーセルと、前記ショットキー障壁を持たない複数のトランジスタセルとを有していることを特徴とする請求項７に記載の方法。
- 前記トランジスタデバイスの前記チャネル形成領域が、工程（ｃ）の前記ドーパント導入によって、前記ショットキーデバイスの前記ガード領域と同時に形成されることを特徴とする請求項７または８に記載の方法。
- 前記セル型トランジスタデバイスが、前記ショットキー障壁を持たない複数のトランジスタセルを有し、当該マスクパターンが、前記ショットキー障壁が形成される前記エリア上よりも前記トランジスタセル上で狭く、工程（ｃ）において前記トランジスタセル内に導入される前記ドーパントが、横方向に、前記トランジスタセル内で前記マスクパターンの下に広がるチャネル形成領域になり、前記トランジスタセルの前記本体表面から前記ドレインドリフト領域を分離することを特徴とする請求項９に記載の方法。
- 前記第２の導電型の追加のドーパントが、前記ドレインドリフト領域が前記ショットキー障壁を形成するように前記本体表面まで延在している前記少なくとも１個のショットキーセルからマスクされながら、前記トランジスタセルに導入されて、それらトランジスタセルの前記チャネル形成領域に対して、より高ドープのコンタクト領域を形成することを特徴とする請求項８から１０のいずれか１つに記載の方法。
- 前記本体が、当該表面に隣接してシリコンを有し、金属シリサイド層が、前記ドレインドリフト領域を用いたシリサイドショットキー障壁および前記ソース領域へのシリサイド低抵抗オーミックコンタクトを形成するように、前記ソース電極の下層として設けられていることを特徴とする請求項７から１１のいずれか１つに記載の方法。
- 前記デバイスが、前記ショットキー電極に電気的に接続されたトレンチ絶縁された電極を持つセル型ショットキー整流器デバイスを有し、当該半導体本体部が、前記トレンチの前記深さの大部分において前記トレンチに隣接する、また、前記ショットキー整流器デバイスのブロッキング状態において空乏状態になるのに十分な幅とドーピング濃度とを持つ、ドリフト領域を形成していることを特徴とする請求項１から６のいずれか１つに記載の方法。
- 個々のショットキー障壁エリアの１つのセルレイアウトが、前記ショットキー障壁および前記ガード領域に対して採用され、前記ガード領域が、各ショットキー障壁エリアの全周を囲んで延在していることを特徴とする請求項１から１３のいずれか１つに記載の方法。
- 前記マスクパターンが、前記半導体本体表面上の二酸化シリコンの薄層の上にシリコン窒化物の厚層を有し、前記側壁拡張部が、二酸化シリコンであることを特徴とする請求項１から１４のいずれか１つに記載の方法。
- 複数のセルをなして、第１の導電型の半導体本体部とともにショットキー障壁を形成するショットキー電極を持っているセル型ショットキー整流器であって、各セルは、トレンチ絶縁された電極と横方向に境を接しており、各セルは、各セルの前記ショットキー障壁の端終端を供給する逆の、第２の導電型の表面隣接ガード領域を有し、該ガード領域が、そのトレンチ絶縁された電極に横方向に隣接する各セルの周囲を囲んで延在しており、前記半導体本体部は、そのトレンチの深さのほとんどに渡って前記トレンチ絶縁された電極に隣接する、また、前記ショットキー整流器のブロッキング状態において空乏状態になるのに十分な幅およびドーピング濃度を持つ、ドリフト領域を形成しており、前記トレンチ絶縁された電極は、前記ショットキー電極に電気的に接続され、前記ショットキー整流器のブロッキング状態において前記ドリフト領域を空乏状態にするように、前記隣接するドリフト領域に動作するフィールドプレートを形成しているセル型ショットキー整流器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0118000.9A GB0118000D0 (en) | 2001-07-24 | 2001-07-24 | Manufacture of semiconductor devices with schottky barriers |
| PCT/IB2002/002892 WO2003010812A1 (en) | 2001-07-24 | 2002-07-24 | Manufacture of semiconductor devices with schottky barriers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004522319A true JP2004522319A (ja) | 2004-07-22 |
Family
ID=9919074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003516097A Pending JP2004522319A (ja) | 2001-07-24 | 2002-07-24 | ショットキー障壁を持つ半導体デバイスの製造 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6825105B2 (ja) |
| EP (1) | EP1415334B1 (ja) |
| JP (1) | JP2004522319A (ja) |
| KR (1) | KR20040030836A (ja) |
| AT (1) | ATE450888T1 (ja) |
| DE (1) | DE60234606D1 (ja) |
| GB (1) | GB0118000D0 (ja) |
| WO (1) | WO2003010812A1 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311557A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008124511A (ja) * | 2008-02-12 | 2008-05-29 | Renesas Technology Corp | 半導体装置 |
| JP2010516049A (ja) * | 2007-01-08 | 2010-05-13 | ビシェイ−シリコニクス | 平坦化された金属高密度パワーｍｏｓｆｅｔ |
| US8193578B2 (en) | 2001-10-26 | 2012-06-05 | Renesas Electronics Corporation | Power supply circuit having a semiconductor device including a MOSFET and a Schottky junction |
| JP2012174989A (ja) * | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体装置の製造方法 |
| US9024330B2 (en) | 2013-02-15 | 2015-05-05 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US9117836B2 (en) | 2011-02-28 | 2015-08-25 | Hitachi, Ltd. | Silicon carbide semiconductor device and manufacturing method thereof |
| US9425306B2 (en) | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
| US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US9761696B2 (en) | 2007-04-03 | 2017-09-12 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
| JP2019176013A (ja) * | 2018-03-28 | 2019-10-10 | トヨタ自動車株式会社 | スイッチング素子の製造方法 |
| US11848358B2 (en) | 2018-12-10 | 2023-12-19 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method of manufacturing same |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473476B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| DE10301693B4 (de) * | 2003-01-17 | 2006-08-24 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| US7002187B1 (en) * | 2003-06-09 | 2006-02-21 | Micrel, Inc. | Integrated schottky diode using buried power buss structure and method for making same |
| US6987305B2 (en) * | 2003-08-04 | 2006-01-17 | International Rectifier Corporation | Integrated FET and schottky device |
| DE10342559B3 (de) * | 2003-09-15 | 2005-04-14 | Infineon Technologies Ag | Randstruktur eines Leistungshalbleiterbauelementes und ihr Herstellungsverfahren |
| US6949454B2 (en) * | 2003-10-08 | 2005-09-27 | Texas Instruments Incorporated | Guard ring structure for a Schottky diode |
| US7273771B2 (en) * | 2004-02-09 | 2007-09-25 | International Rectifier Corporation | Common MOSFET process for plural devices |
| US7466005B2 (en) * | 2004-03-11 | 2008-12-16 | International Rectifier Corporation | Recessed termination for trench schottky device without junction curvature |
| JP4832731B2 (ja) * | 2004-07-07 | 2011-12-07 | 株式会社東芝 | 電力用半導体装置 |
| US7492018B2 (en) * | 2004-09-17 | 2009-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolating substrate noise by forming semi-insulating regions |
| US7667264B2 (en) * | 2004-09-27 | 2010-02-23 | Alpha And Omega Semiconductor Limited | Shallow source MOSFET |
| JP4414863B2 (ja) * | 2004-10-29 | 2010-02-10 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| US7671439B2 (en) * | 2005-02-11 | 2010-03-02 | Alpha & Omega Semiconductor, Ltd. | Junction barrier Schottky (JBS) with floating islands |
| US7952139B2 (en) * | 2005-02-11 | 2011-05-31 | Alpha & Omega Semiconductor Ltd. | Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout |
| US7737522B2 (en) * | 2005-02-11 | 2010-06-15 | Alpha & Omega Semiconductor, Ltd. | Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction |
| CN100550383C (zh) | 2005-07-08 | 2009-10-14 | 松下电器产业株式会社 | 半导体装置和电气设备 |
| WO2007013367A1 (ja) | 2005-07-25 | 2007-02-01 | Matsushita Electric Industrial Co., Ltd. | 半導体素子及び電気機器 |
| CN101233616B (zh) | 2005-07-26 | 2010-04-14 | 松下电器产业株式会社 | 半导体元件和电气设备 |
| US7250666B2 (en) | 2005-11-15 | 2007-07-31 | International Business Machines Corporation | Schottky barrier diode and method of forming a Schottky barrier diode |
| JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
| US7335927B2 (en) | 2006-01-30 | 2008-02-26 | Internatioanl Business Machines Corporation | Lateral silicided diodes |
| US20070293028A1 (en) * | 2006-06-16 | 2007-12-20 | Chip Integration Tech.Co.,Ltd. | Method of forming low forward voltage Shottky barrier diode with LOCOS structure therein |
| JP5171232B2 (ja) * | 2006-12-15 | 2013-03-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7800185B2 (en) * | 2007-01-28 | 2010-09-21 | Force-Mos Technology Corp. | Closed trench MOSFET with floating trench rings as termination |
| US20080206944A1 (en) * | 2007-02-23 | 2008-08-28 | Pan-Jit International Inc. | Method for fabricating trench DMOS transistors and schottky elements |
| US7564099B2 (en) * | 2007-03-12 | 2009-07-21 | International Rectifier Corporation | Monolithic MOSFET and Schottky diode device |
| JP2008235399A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | トレンチ型電力用半導体装置及びその製造方法 |
| US8058127B2 (en) * | 2007-06-15 | 2011-11-15 | Tae Pok Rhee | Manufacturing method of semiconductor power devices |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US20090309181A1 (en) * | 2008-06-12 | 2009-12-17 | Force Mos Technology Co. Ltd. | Trench schottky with multiple epi structure |
| US9093521B2 (en) * | 2008-06-30 | 2015-07-28 | Alpha And Omega Semiconductor Incorporated | Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout |
| US20100264488A1 (en) * | 2009-04-15 | 2010-10-21 | Force Mos Technology Co. Ltd. | Low Qgd trench MOSFET integrated with schottky rectifier |
| JP4858791B2 (ja) * | 2009-05-22 | 2012-01-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| TWI418015B (zh) * | 2010-05-13 | 2013-12-01 | Great Power Semiconductor Corp | 具有場效整流元件之功率半導體結構及其製造方法 |
| CN102184945A (zh) * | 2011-05-03 | 2011-09-14 | 成都芯源系统有限公司 | 一种槽栅型mosfet器件 |
| CN102184853B (zh) * | 2011-05-06 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 肖特基二级管的制作方法 |
| US8362585B1 (en) | 2011-07-15 | 2013-01-29 | Alpha & Omega Semiconductor, Inc. | Junction barrier Schottky diode with enforced upper contact structure and method for robust packaging |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9105492B2 (en) | 2012-05-08 | 2015-08-11 | LuxVue Technology Corporation | Compliant micro device transfer head |
| US9034754B2 (en) | 2012-05-25 | 2015-05-19 | LuxVue Technology Corporation | Method of forming a micro device transfer head with silicon electrode |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US8415768B1 (en) | 2012-07-06 | 2013-04-09 | LuxVue Technology Corporation | Compliant monopolar micro device transfer head with silicon electrode |
| US8569115B1 (en) | 2012-07-06 | 2013-10-29 | LuxVue Technology Corporation | Method of forming a compliant bipolar micro device transfer head with silicon electrodes |
| US8791530B2 (en) | 2012-09-06 | 2014-07-29 | LuxVue Technology Corporation | Compliant micro device transfer head with integrated electrode leads |
| US9255001B2 (en) | 2012-12-10 | 2016-02-09 | LuxVue Technology Corporation | Micro device transfer head array with metal electrodes |
| US9236815B2 (en) | 2012-12-10 | 2016-01-12 | LuxVue Technology Corporation | Compliant micro device transfer head array with metal electrodes |
| US20140335672A1 (en) * | 2013-05-08 | 2014-11-13 | United Microeletronics Corporation | Process for manufacturing semiconductor transistor device |
| US20160329173A1 (en) | 2013-06-12 | 2016-11-10 | Rohinni, LLC | Keyboard backlighting with deposited light-generating sources |
| CN104282550B (zh) * | 2013-07-03 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 肖特基二极管的制造方法 |
| CN104425243B (zh) * | 2013-08-28 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 一种肖特基二极管的制造工艺方法 |
| CN104517961B (zh) * | 2013-09-29 | 2020-06-05 | 无锡华润上华科技有限公司 | 整流器及其制造方法 |
| CN104701161B (zh) * | 2013-12-06 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 一种沟槽型肖特基二极管的制备工艺方法 |
| JP6318973B2 (ja) * | 2014-08-20 | 2018-05-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| DE102014117780B4 (de) | 2014-12-03 | 2018-06-21 | Infineon Technologies Ag | Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung |
| DE102014119465B3 (de) | 2014-12-22 | 2016-05-25 | Infineon Technologies Ag | Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas |
| JP6959697B2 (ja) | 2016-01-15 | 2021-11-05 | ロヒンニ リミテッド ライアビリティ カンパニー | 装置上のカバーを介してバックライトで照らす装置及び方法 |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| US10170627B2 (en) | 2016-11-18 | 2019-01-01 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
| US10276445B2 (en) * | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manfacturing Co., Ltd. | Leakage reduction methods and structures thereof |
| DE102018103973B4 (de) | 2018-02-22 | 2020-12-03 | Infineon Technologies Ag | Siliziumcarbid-halbleiterbauelement |
| DE102019111308A1 (de) | 2018-05-07 | 2019-11-07 | Infineon Technologies Ag | Siliziumcarbid halbleiterbauelement |
| US10573741B1 (en) * | 2018-09-21 | 2020-02-25 | Sanken Electric Co., Ltd. | Vertical power MOSFET device having doped regions between insulated trenches and a junction arranged therebetween |
| DE102018124740A1 (de) | 2018-10-08 | 2020-04-09 | Infineon Technologies Ag | Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements |
| US10586845B1 (en) | 2018-11-16 | 2020-03-10 | Infineon Technologies Ag | SiC trench transistor device and methods of manufacturing thereof |
| US10903322B2 (en) | 2018-11-16 | 2021-01-26 | Infineon Technologies Ag | SiC power semiconductor device with integrated body diode |
| US10985248B2 (en) | 2018-11-16 | 2021-04-20 | Infineon Technologies Ag | SiC power semiconductor device with integrated Schottky junction |
| US11769828B2 (en) | 2020-10-28 | 2023-09-26 | Wolfspeed, Inc. | Gate trench power semiconductor devices having improved deep shield connection patterns |
| US12080790B2 (en) * | 2020-10-28 | 2024-09-03 | Wolfspeed, Inc. | Power semiconductor devices including angled gate trenches |
| US11610991B2 (en) | 2020-10-28 | 2023-03-21 | Wolfspeed, Inc. | Gate trench power semiconductor devices having improved deep shield connection patterns |
| CN113410284A (zh) * | 2021-05-11 | 2021-09-17 | 松山湖材料实验室 | 碳化硅半导体结构和碳化硅半导体器件 |
| CN113380610A (zh) * | 2021-06-02 | 2021-09-10 | 西安交通大学 | 一种基于自对准工艺的条形沟槽结构GaN垂直肖特基二极管电学性能改善方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2111745B (en) * | 1981-12-07 | 1985-06-19 | Philips Electronic Associated | Insulated-gate field-effect transistors |
| GB2151844A (en) * | 1983-12-20 | 1985-07-24 | Philips Electronic Associated | Semiconductor devices |
| US5225359A (en) * | 1990-08-17 | 1993-07-06 | National Semiconductor Corporation | Method of fabricating Schottky barrier diodes and Schottky barrier diode-clamped transistors |
| US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| US5612567A (en) * | 1996-05-13 | 1997-03-18 | North Carolina State University | Schottky barrier rectifiers and methods of forming same |
| JP3618517B2 (ja) | 1997-06-18 | 2005-02-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| GB9808234D0 (en) * | 1998-04-17 | 1998-06-17 | Koninkl Philips Electronics Nv | Mnufacture of trench-gate semiconductor devices |
| US6351018B1 (en) * | 1999-02-26 | 2002-02-26 | Fairchild Semiconductor Corporation | Monolithically integrated trench MOSFET and Schottky diode |
| US6399413B1 (en) * | 2000-04-18 | 2002-06-04 | Agere Systems Guardian Corp. | Self aligned gated Schottky diode guard ring structures |
-
2001
- 2001-07-24 GB GBGB0118000.9A patent/GB0118000D0/en not_active Ceased
-
2002
- 2002-07-19 US US10/199,000 patent/US6825105B2/en not_active Expired - Lifetime
- 2002-07-24 JP JP2003516097A patent/JP2004522319A/ja active Pending
- 2002-07-24 WO PCT/IB2002/002892 patent/WO2003010812A1/en active Application Filing
- 2002-07-24 AT AT02745754T patent/ATE450888T1/de not_active IP Right Cessation
- 2002-07-24 EP EP02745754A patent/EP1415334B1/en not_active Expired - Lifetime
- 2002-07-24 KR KR10-2004-7000956A patent/KR20040030836A/ko not_active Application Discontinuation
- 2002-07-24 DE DE60234606T patent/DE60234606D1/de not_active Expired - Fee Related
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8426910B2 (en) | 2001-10-26 | 2013-04-23 | Renesas Electronics Corporation | Semiconductor device for use in a power supply circuit and having a power MOSFET and Schottky barrier diode |
| US9099550B2 (en) | 2001-10-26 | 2015-08-04 | Renesas Electronics Corporation | Semiconductor device including a MOSFET |
| US8928071B2 (en) | 2001-10-26 | 2015-01-06 | Renesas Electronics Corporation | Semiconductor device including a MOSFET and Schottky junction |
| US8193578B2 (en) | 2001-10-26 | 2012-06-05 | Renesas Electronics Corporation | Power supply circuit having a semiconductor device including a MOSFET and a Schottky junction |
| JP2007311557A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8659078B2 (en) | 2006-08-09 | 2014-02-25 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8405145B2 (en) | 2006-08-09 | 2013-03-26 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2008042056A (ja) * | 2006-08-09 | 2008-02-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8937350B2 (en) | 2006-08-09 | 2015-01-20 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9437729B2 (en) | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
| JP2010516049A (ja) * | 2007-01-08 | 2010-05-13 | ビシェイ−シリコニクス | 平坦化された金属高密度パワーｍｏｓｆｅｔ |
| TWI471943B (zh) * | 2007-01-08 | 2015-02-01 | Vishay Siliconix | 平面化金屬化高密度功率金屬氧化物半導體場效電晶體 |
| US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US9761696B2 (en) | 2007-04-03 | 2017-09-12 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| JP2008124511A (ja) * | 2008-02-12 | 2008-05-29 | Renesas Technology Corp | 半導体装置 |
| US9425306B2 (en) | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
| JP2012174989A (ja) * | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体装置の製造方法 |
| US9117836B2 (en) | 2011-02-28 | 2015-08-25 | Hitachi, Ltd. | Silicon carbide semiconductor device and manufacturing method thereof |
| US9024330B2 (en) | 2013-02-15 | 2015-05-05 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10283587B2 (en) | 2014-06-23 | 2019-05-07 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10444262B2 (en) | 2014-08-19 | 2019-10-15 | Vishay-Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10527654B2 (en) | 2014-08-19 | 2020-01-07 | Vishay SIliconix, LLC | Vertical sense devices in vertical trench MOSFET |
| JP2019176013A (ja) * | 2018-03-28 | 2019-10-10 | トヨタ自動車株式会社 | スイッチング素子の製造方法 |
| JP7107718B2 (ja) | 2018-03-28 | 2022-07-27 | 株式会社デンソー | スイッチング素子の製造方法 |
| US11848358B2 (en) | 2018-12-10 | 2023-12-19 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0118000D0 (en) | 2001-09-19 |
| US6825105B2 (en) | 2004-11-30 |
| ATE450888T1 (de) | 2009-12-15 |
| WO2003010812A1 (en) | 2003-02-06 |
| DE60234606D1 (de) | 2010-01-14 |
| KR20040030836A (ko) | 2004-04-09 |
| EP1415334A1 (en) | 2004-05-06 |
| EP1415334B1 (en) | 2009-12-02 |
| US20030022474A1 (en) | 2003-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004522319A (ja) | ショットキー障壁を持つ半導体デバイスの製造 | |
| US7696571B2 (en) | Method of manufacturing a trench transistor having a heavy body region | |
| EP0777910B1 (en) | Process for manufacture of mos gated device with reduced mask count | |
| EP0654173B1 (en) | High density power device structure and fabrication process | |
| EP0948818B1 (en) | High density trench dmos transistor with trench bottom implant | |
| US6365942B1 (en) | MOS-gated power device with doped polysilicon body and process for forming same | |
| EP0895290B1 (en) | Edge termination method and structure for power MOSFET | |
| TW201216468A (en) | Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts | |
| TW200302575A (en) | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon | |
| WO2008094497A1 (en) | Termination trench structure for mosgated device and process for its manufacture | |
| KR100272051B1 (ko) | 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정 | |
| KR100880872B1 (ko) | 감소된 도통-저항을 갖는 이중 확산 전계 효과 트랜지스터를 형성하는 방법 및 그러한 이중 확산 전계 효과 트랜지스터 | |
| AU698654C (en) | Process for manufacture of mos gated device with reduced mask count |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060710 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090515 |