JP6318973B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体装置に関し、特定的には、ゲート絶縁膜を有する炭化珪素半導体装置に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、特開２０１０−１４７２２８号公報（特許文献１）には、炭化珪素からなるトレンチ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該ＭＯＳＦＥＴは、一方向を長手方向とするトレンチと、トレンチの長手方向に対して交差する方向に延設され、かつベース領域の下方に配置されるディープ層とを有している。
特開２０１０−１４７２２８号公報
上記ＭＯＳＦＥＴは、トレンチの側面に対向して形成されるチャネルの直下にディープ層が配置されているため、ディープ層とトレンチとが交差する領域付近のチャネルは電流経路として寄与することができない。そのため、ＭＯＳＦＥＴのオン抵抗が高くなっていた。
また上記ＭＯＳＦＥＴによれば、ソース電極が、隣り合う２つのトレンチの間に配置されている。そのため、隣り合う２つのトレンチの間隔をある程度広くする必要があるので単位面積あたりのチャネルの密度を高くすることができない。結果として、ＭＯＳＦＥＴのオン抵抗が高くなっていた。
本発明の一態様の目的は、オン抵抗を低減可能な炭化珪素半導体装置を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、上部電極と、下部電極とを備えている。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられ、かつ第１の主面を形成する第３不純物領域とを含む。炭化珪素基板は、第１の主面に垂直な方向から見て、互いに隣接する第１領域および第２領域により構成されている。第１領域は、第１不純物領域と、第２不純物領域と、第３不純物領域の一部を構成する第１部分とを有する。第２領域は、第３不純物領域の一部を構成し、かつ第１部分と連接する第２部分を有する。さらに、ゲート絶縁膜は、第１不純物領域と、第２不純物領域と、第３不純物領域の第１部分とに接する。上部電極は、第２領域の第２部分上に配置されている。下部電極は、第２の主面側に配置されている。第２不純物領域は、ゲート絶縁膜に接するチャネル領域を有する。チャネル領域は、第１の主面に対して垂直な方向に沿って見た場合に、第１の方向に沿って直線状に伸長している。第３不純物領域の第１部分は、第１の主面と平行な方向であって、かつ第１の方向に対して垂直な第２の方向に沿って並んで配置された複数の不純物領域部を有する。第２部分は、複数の不純物領域部の各々を繋ぐように設けられている。
本発明の一態様によれば、オン抵抗を低減可能な炭化珪素半導体装置を提供することができる。
図３のＩ−Ｉ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。 図３のＩＩ−ＩＩ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の炭化珪素基板の第１の例の構造を示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域を示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の炭化珪素基板の第２の例の構造を示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の上部電極およびゲート電極の構造を示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の埋込領域の構造を示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 図１５のＸＩＩＩ−ＸＩＩＩ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。 図１５のＸＩＶ−ＸＩＶ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の炭化珪素基板の第１の例の構造を示す平面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置のチャネル領域を示す平面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の炭化珪素基板の第２の例の構造を示す平面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の上部電極およびゲート電極の構造を示す平面模式図である。 埋込領域面積占有率と特性オン抵抗との関係を示す図である。
［本発明の実施形態の説明］
発明者は、炭化珪素半導体装置のオン抵抗を低減する方策について鋭意研究の結果、以下の知見を得て本発明の一態様を見出した。
炭化珪素半導体装置のオン抵抗は、主に、上部電極（ソース電極）と炭化珪素基板との接触抵抗と、チャネル抵抗と、上部電極からチャネルまでの経路抵抗と、エピタキシャル層の抵抗と、炭化珪素単結晶基板の抵抗とに分類される。上記の抵抗の内、チャネル抵抗が、オン抵抗全体の中で高い割合を占める。そのため、発明者は、チャネル抵抗を効果的に低減する方策について検討した。
通常、チャネルに電流を効率的に流すために、チャネルの近傍に上部電極を設けている。しかしながら、上部電極をチャネル近傍に配置すると、上部電極が形成されている領域にはチャネルを形成することができないので、単位面積あたりのチャネル密度を高くすることができない。そこで、炭化珪素基板を、チャネルを形成する第１領域と、上部電極を形成する第２領域とに分け、第１領域においてチャネルを高密度で配置し、かつ第２領域にチャネルで電流を流すための上部電極を形成する。これにより、チャネル抵抗を効果的に低減することができる。一方、上部電極をチャネルから離れた第２領域に配置すると、上部電極からチャネルまでの経路抵抗が増加する。発明者は、鋭意研究の結果、直線状のチャネルを並べて高密度に配置することによるオン抵抗低減の効果の方が、上部電極からチャネルまでの経路抵抗増加によるオン抵抗増加の効果を上回ることを見出した。つまり、炭化珪素基板を、チャネルを形成する第１領域と、上部電極を形成する第２領域とに分け、第１領域において直線状のチャネルを高密度で配置することにより、トータルのオン抵抗を低減することができる。
次に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板１０と、ゲート絶縁膜１５と、上部電極１６と、下部電極２０とを備えている。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２ａと、第１不純物領域１２ａと接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３ａと、第１導電型を有し、第２不純物領域１３ａによって第１不純物領域１２ａから隔てられ、かつ第１の主面１０ａを形成する第３不純物領域１４とを含む。炭化珪素基板１０は、第１の主面１０ａに垂直な方向から見て、互いに隣接する第１領域Ｒ１および第２領域Ｒ２により構成されている。第１領域Ｒ１は、第１不純物領域１２ａと、第２不純物領域１３ａと、第３不純物領域１４の一部を構成する第１部分１４ａとを有する。第２領域Ｒ２は、第３不純物領域１４の一部を構成し、かつ第１部分１４ａと連接する第２部分１４ｂを有する。さらに、ゲート絶縁膜１５は、第１不純物領域１２ａと、第２不純物領域１３ａと、第３不純物領域１４の第１部分１４ａとに接する。上部電極１６は、第２領域Ｒ２の第２部分１４ｂ上に配置されている。下部電極２０は、第２の主面１０ｂ側に配置されている。第２不純物領域１３ａは、ゲート絶縁膜１５に接するチャネル領域ＣＨを有する。チャネル領域ＣＨは、第１の主面１０ａに対して垂直な方向に沿って見た場合に、第１の方向に沿って直線状に伸長している。第３不純物領域１４の第１部分１４ａは、第１の主面と平行な方向であって、かつ第１の方向に対して垂直な第２の方向に沿って並んで配置された複数の不純物領域部１４ａ１、１４ａ２を有する。第２部分１４ｂは、複数の不純物領域部１４ａ１、１４ａ２の各々を繋ぐように設けられている。
上記（１）に係る炭化珪素半導体装置によれば、炭化珪素基板１０を、チャネルを形成する第１領域Ｒ１と、上部電極１６を形成する第２領域Ｒ２とに分け、第１領域Ｒ１において直線状のチャネル領域ＣＨを高密度で配置し、かつ第２領域Ｒ２において上部電極１６を配置することにより、炭化珪素半導体装置のオン抵抗を低減することができる。またチャネル領域ＣＨは、第１の方向に沿って直線状に伸長している。そのため、チャネル領域ＣＨが多角形状である場合に比べて、角部が少なくなる。結果として、角部に電界が集中することを抑制することができるので、炭化珪素半導体装置の耐圧を向上することができる。
（２）上記（１）に係る炭化珪素半導体装置において好ましくは、複数の不純物領域部１４ａ１、１４ａ２の間には、第１の主面１０ａに連接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が設けられている。ゲート絶縁膜１５は、第１側面Ｓ１において、第１不純物領域１２ａと、第２不純物領域１３ａと、複数の不純物領域部１４ａ１、１４ａ２とに接しており、かつ第１底部Ｂ１において、第１不純物領域１２ａに接する、チャネル領域ＣＨは、第１側面Ｓ１においてゲート絶縁膜１５に接する。これにより、炭化珪素半導体装置のオン抵抗を効果的に低減することができる。
（３）上記（２）に係る炭化珪素半導体装置において好ましくは、第２領域Ｒ２には、第１トレンチＴ１の第１側面Ｓ１に連接する第２側面Ｓ２と、第１トレンチＴ１の第１底部Ｂ１に連接する第２底部Ｂ２とを有する第２トレンチＴ２が設けられている。第２側面Ｓ２および第２底部Ｂ２の各々は、ゲート絶縁膜１５に接する。これにより、炭化珪素半導体装置のオン抵抗をより効果的に低減することができる。
（４）上記（３）に係る炭化珪素半導体装置において好ましくは、ゲート絶縁膜１５に接するゲート電極２７をさらに備える。ゲート電極２７は、第１トレンチＴ１および第２トレンチＴ２の各々の内部に設けられ、かつ第２の方向ａ２に沿って第１トレンチＴ１を横切るように設けられている。これにより、ゲート電極配線を、第１トレンチＴ１を横切るように形成することができるので、ゲート電極配線の抵抗を低減することができる。
（５）上記（２）〜（４）のいずれかに係る炭化珪素半導体装置において好ましくは、第１トレンチＴ１は、第１トレンチ部Ｔ１１と、不純物領域部１４ａ２により第１トレンチ部Ｔ１１と隔てられた第２トレンチ部Ｔ１２とを有する。炭化珪素基板１０は、第２の主面１０ｂと第２不純物領域１３ａとの間に設けられ、第２導電型を有し、かつ第２不純物領域１３ａよりも高い不純物濃度を有する埋込領域１７をさらに有する。第２の方向における、埋込領域１７の幅を、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離で除した値は、０．３以下である。これにより、炭化珪素半導体装置の耐圧を高く維持しつつ炭化珪素半導体装置のオン抵抗を効果的に低減することができる。
（６）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素基板１０は、第２の主面１０ｂと第２不純物領域１３ａとの間に設けられ、第２導電型を有し、かつ第２不純物領域１３ａよりも高い不純物濃度を有する埋込領域１７をさらに有する。これにより、炭化珪素半導体装置の耐圧を向上することができる。
（７）上記（６）に係る炭化珪素半導体装置において好ましくは、埋込領域１７は、第２の主面１０ｂと第２不純物領域１３ａの間から、上部電極１６と第２の主面１０ｂとの間にまで伸長するように設けられている。これにより、高電界印加時のエネルギーを上部電極１６に電流として逃がすことができる。
（８）上記（６）または（７）に係る炭化珪素半導体装置において好ましくは、埋込領域１７は、上部電極１６と電気的に接続されている。これにより、効果的に高電界印加時のエネルギーを上部電極１６に電流として逃がすことができる。
（９）上記（６）〜（８）のいずれかに係る炭化珪素半導体装置において好ましくは、埋込領域１７は、第１の方向に沿って見た場合、第１不純物領域１２ａによって隔てられた複数の埋込領域部１７ａを含む。第２の方向に沿った方向における、隣り合う埋込領域部１７ａに挟まれた第１不純物領域１２ａの部分の幅ｃは、１μｍ以上３．５μｍ以下である。これにより、炭化珪素半導体装置の耐圧を向上することができる。
（１０）上記（１）に係る炭化珪素半導体装置において好ましくは、複数の不純物領域部１４ａ１、１４ａ２の間には、第１不純物領域１２ａが設けられている。ゲート絶縁膜１５は、第１の主面１０ａにおいて、第１不純物領域１２ａと、第２不純物領域１３ａと、複数の不純物領域部１４ａ１、１４ａ２とに接している。これにより、平面型の炭化珪素半導体装置のオン抵抗を低減することができる。
（１１）上記（１）〜（１０）のいずれかに係る炭化珪素半導体装置において好ましくは、第１の方向は、＜１１−２０＞方向である。これにより、チャネル領域ＣＨ内を流れる電流の方向を＜１−１００＞方向とすることができるので、チャネル抵抗を効果的に低減することができる。また第２の方向におけるアライメントのずれを低減することができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴの構成について説明する。
図１および図２は、実施の形態１に係る炭化珪素半導体装置の断面模式図であり、図３は、炭化珪素半導体装置が有する炭化珪素基板の平面模式図である。図１は、図３のＩ−Ｉ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。図２は、図３のＩＩ−ＩＩ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。
図１および図２を参照して、実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、ソース配線２４と、ドレイン電極２０とを主に有している。図１および図２を参照して、炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１５０ｍｍであり、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００−１｝面または｛０００−１｝面から８°以下オフした面である。好ましくは、炭化珪素基板１０の第１の主面１０ａは、たとえば（０００−１）面または（０００−１）面から８°以下オフした面である。
炭化珪素基板１０が含む炭化珪素エピタキシャル層５は、ドリフト領域と、ベース領域と、ソース領域１４（図５参照）と、埋込領域と、コンタクト領域１８（図２参照）とを主に有している。ドリフト領域およびソース領域の各々は、窒素またはリンなどのｎ型を付与するためのｎ型不純物を含んでおり、ｎ型（第１導電型）を有する。ベース領域、埋込領域およびコンタクト領域１８の各々は、アルミニウムまたはホウ素などｐ型を付与するためのｐ型不純物を含んでおり、ｐ型（第２導電型）を有する。ベース領域は、ドリフト領域と接する。ソース領域１４は、ベース領域によってドリフト領域から隔てられ、かつ第１の主面１０ａを形成する。好ましくは、ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むｎ型不純物（ドナー）の濃度は、たとえば５×１０19ｃｍ-3以上である。好ましくは、コンタクト領域１８が含むｐ型不純物の濃度は、ベース領域が含むｐ型不純物の濃度よりも高い。なお上記各領域に含まれている不純物の元素および濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
ドリフト領域は、第１ドリフト領域１２ａ（図１参照）と、第１ドリフト領域１２ａと連接する第２ドリフト領域１２ｂ（図２参照）とにより構成されている。ベース領域は、第１ベース領域１３ａ（図１参照）と、第１ベース領域１３ａと連接する第２ベース領域１３ｂ（図２参照）とにより構成されている。ソース領域は、第１ソース領域１４ａ（図１参照）と、第１ソース領域１４ａと連接する第２ソース領域１４ｂ（図２参照）とにより構成されている。
図３を参照して、炭化珪素基板１０は、第１の主面１０ａに垂直な方向から見て、互いに隣接する第１領域Ｒ１および第２領域Ｒ２により構成されている。図１および図３を参照して、第１領域Ｒ１は、第１ドリフト領域１２ａと、第１ベース領域１３ａと、ソース領域１４の一部を構成する第１ソース領域１４ａとを有する。第１領域Ｒ１における炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が設けられている。第１トレンチＴ１の第１側面Ｓ１は、第１ソース領域１４ａおよび第１ベース領域１３ａの各々を貫通し、第１ドリフト領域１２ａに至る。第１トレンチＴ１の第１底部Ｂ１は、第１ドリフト領域１２ａに位置する。
図３を参照して、平面視において、第１トレンチＴ１の第１底部Ｂ１は、第１の方向ａ１に伸長するように設けられている。第１トレンチＴ１の第１底部Ｂ１の第１の方向ａ１に沿った幅は、第１の主面１０ａに平行であって、かつ第１の方向ａ１に垂直な第２の方向ａ２に沿った幅よりも大きい。第１トレンチＴ１は、複数設けられている。複数の第１トレンチＴ１の各々は、第２の方向ａ２に沿って並んで設けられている。第１ソース領域１４ａは、第２の方向に沿って並んで配置された複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３を有する。第１ソース領域部１４ａ１、１４ａ２、１４ａ３の各々は、複数の第１トレンチＴ１の間に設けられている。第２の方向ａ２に沿った方向における第１トレンチＴ１の両側には、第１ソース領域部１４ａ１、１４ａ２、１４ａ３が設けられている。
図２および図３を参照して、第２領域Ｒ２は、第２ドリフト領域１２ｂと、第２ベース領域１３ｂと、第２ソース領域１４ｂとを有する。第２ソース領域１４ｂは、ソース領域１４の一部を構成し、第１領域Ｒ１と第２領域Ｒ２との境界において第１ソース領域１４ａと連接する。第２ドリフト領域１２ｂは、第１領域Ｒ１と第２領域Ｒ２との境界において、第１ドリフト領域１２ａと連接する。第２ベース領域１３ｂは、第１領域Ｒ１と第２領域Ｒ２との境界において、第１ベース領域１３ａと連接する。第２領域Ｒ２における炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が設けられている。第２トレンチＴ２の第２側面Ｓ２は、第２ソース領域１４ｂおよび第２ベース領域１３ｂの各々を貫通し、第２ドリフト領域１２ｂに至る。第２トレンチＴ２の第２底部Ｂ２は、第２ドリフト領域１２ｂに位置する。第２トレンチＴ２の第２側面Ｓ２は、第１領域Ｒ１と第２領域Ｒ２との境界において、第１トレンチＴ１の第１側面Ｓ１と連接する。第２トレンチＴ２の第２底部Ｂ２は、第１領域Ｒ１と第２領域Ｒ２との境界において、第１トレンチＴ１の第１底部Ｂ１と連接する。図２に示すように、第２側面Ｓ２および第２底部Ｂ２の各々は、ゲート絶縁膜１５に接する。
図３を参照して、第２領域Ｒ２の複数の第２トレンチＴ２の間には、コンタクト領域１８と、第２ソース領域１４ｂとが設けられている。コンタクト領域１８は、第１領域Ｒ１における複数の第１トレンチＴ１の間には設けられていない。コンタクト領域１８は、平面視（炭化珪素基板１０の第１の主面１０ａに対して垂直な方向に沿って見た視野）において、第２ソース領域１４ｂに囲まれるように設けられている。第１の方向ａ１に沿ったコンタクト領域１８の幅は、第２の方向ａ２に沿ったコンタクト領域１８の幅よりも小さくてもよい。第２ソース領域１４ｂは、第１領域Ｒ１に設けられた複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３の各々を繋ぐように設けられている。複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３の各々は、第１領域Ｒ１と第２領域Ｒ２の境界において、第２ソース領域１４ｂと接している。
ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成される。図１に示すように、ゲート絶縁膜１５は、第１トレンチＴ１の第１側面Ｓ１において、第１ドリフト領域１２ａと、第１ベース領域１３ａと、第１ソース領域１４ａとに接し、かつ第１底部Ｂ１において第１ドリフト領域１２ａに接している。ゲート絶縁膜１５は、第１トレンチＴ１の第１側面Ｓ１において、第１ソース領域部１４ａ１、１４ａ２、１４ａ３に接する。図２に示すように、ゲート絶縁膜１５は、第２トレンチＴ２の第２側面Ｓ２において、第２ドリフト領域１２ｂと、第２ベース領域１３ｂと、第２ソース領域１４ｂとに接し、かつ第２底部Ｂ２において第２ドリフト領域１２ｂに接している。第１ベース領域１３ａは、ゲート絶縁膜１５に接するチャネル領域ＣＨを有する。第２ベース領域１３ｂは、ゲート絶縁膜１５に接するチャネル領域ＣＨを有していてもよい。
図４を参照して、ＭＯＳＦＥＴのチャネル領域の構成について説明する。図４において、斜線で示している領域は、チャネル領域ＣＨである。チャネル領域ＣＨとは、オン時においてチャネルが形成される領域のことであり、オフ時においてもベース領域内に存在する領域である。チャネル領域ＣＨは、第１の主面１０ａに対して垂直な方向に沿って見た場合に、第１の方向ａ１に沿って直線状に伸長している部分を有する。チャネル領域ＣＨは、第１トレンチＴ１の第１側面においてゲート絶縁膜１５に接する。平面視において、チャネル領域ＣＨは、第１トレンチＴ１の第１底部Ｂ１を取り囲むように形成されていてもよい。つまり、チャネル領域ＣＨは、第１の方向ａ１に沿って直線状に伸長する部分と、第２の方向ａ２に沿って直線状に伸長する部分とを有していてもよい。チャネル領域ＣＨは、第２トレンチＴ２の第２側面Ｓ２に露出する第２ベース領域１３ｂ内に設けられていてもよい。電流が流れる方向に沿ったチャネル領域ＣＨの長さ（チャネル長）は、たとえば０．５μｍ以上１．０μｍ以下である。
図４における矢印は、オン時における電流の流れを示している。第２領域Ｒ２のコンタクト領域１８および第２ソース領域１４ｂ上に設けられたソース電極１６から第２ソース領域１４ｂに電流が流れる。電流の一部は、第１の方向ａ１に沿って、第２ソース領域１４ｂから第１ソース領域１４ａの方に流れる。電流は、第１の方向ａ１と垂直な第２の方向ａ２に沿って、チャネル領域ＣＨ内を通過する。電流は、第１ソース領域１４ａからチャネル領域ＣＨを経由して第１ドリフト領域１２ａに流れる。電流の一部は、第２領域Ｒ２の第２トレンチＴ２の第２側面Ｓ２に対向して形成されているチャネル領域ＣＨを通過し、第２ドリフト領域１２ｂに流れる。
図５を参照して、炭化珪素基板１０は、第１領域Ｒ１および第２領域Ｒ２を一つのユニットとし、当該ユニットが第１の方向ａ１および第２の方向ａ２の各々に沿って複数並べられて構成されていてもよい。第１領域Ｒは、第１トレンチＴ１を１個以上含む。第２領域Ｒ２は、コンタクト領域１８を１個含む。具体的には、第１の方向ａ１に沿って、第１領域Ｒ１と第２領域Ｒ２とが交互に配置されている。第２の方向に沿って、第１領域Ｒ１が繰り返し配置されており、かつ第２領域Ｒ２が繰り返し配置されている。第１の方向ａ１に沿った方向において、コンタクト領域１８の両側に第１トレンチＴ１が設けられている。第２の方向ａ２に沿った方向において、コンタクト領域１８の両側に第２トレンチＴ２が設けられている。第１トレンチＴ１は、第１の方向ａ１に沿った方向において、周期的に設けられている。第１トレンチＴ１は、第２の方向ａ２に沿った方向において、周期的に設けられている。第１の方向ａ１に沿った方向において、隣り合う２つの第１トレンチＴ１の間の距離は、第２の方向ａ２に沿った方向において、隣り合う２つの第２トレンチＴ２の間の距離よりも大きくてもよい。
図１および図２を参照して、ゲート電極２７は、ゲート絶縁膜１５に接触して設けられている。好ましくは、ゲート電極２７は、第１トレンチＴ１および第２トレンチＴ２の各々の内部に設けられ、かつ第２の方向ａ２に沿って第１トレンチＴ１を横切るように設けられている（図６参照）。ゲート電極２７は、ゲート絶縁膜１５により形成される溝を埋めるように設けられている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンなどの導電体からなっている。図１を参照して、ゲート電極２７は、第１の主面１０ａと、第１トレンチＴ１の第１側面Ｓ１と、第１トレンチＴ１の第１底部Ｂ１とに対面して設けられている。図２を参照して、ゲート電極２７は、第２トレンチＴ２の第２側面Ｓ２と、第２トレンチＴ２の第２底部Ｂ２と、第１の主面１０ａの一部とに対面して設けられている。
図２を参照して、ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいて第２ソース領域１４ｂおよびコンタクト領域１８の各々と接する。ソース電極１６は、第２ソース領域１４ｂとオーミック接合している合金層を含む。好ましくは、ソース電極１６は、コンタクト領域１８と接合している合金層を含む。合金層は、たとえばソース電極１６が含む金属とのシリサイドである。好ましくは、ソース電極１６は、Ｔｉと、Ａｌと、Ｓｉを含む材料からなる。
図６を参照して、ソース電極１６は、第２領域Ｒ２上に配置されている。好ましくは、ソース電極１６は、第２領域Ｒ２上にのみに配置されており、第１領域Ｒ１上には配置されていない。ソース電極１６は、第２領域Ｒ２上の第２ソース領域１４ｂ上に配置されている。ソース電極１６は、第２領域Ｒ２上において第２ソース領域１４ｂと電気的に接続されている。好ましくは、ソース電極１６は、平面視において、コンタクト領域１８全体を覆うように設けられている。図６に示すように、ソース電極１６は、第１の方向ａ１に沿った方向において、周期的に設けられていてもよい。同様に、ソース領域１４は、第２の方向ａ２に沿った方向において、周期的に設けられていてもよい。
図６を参照して、平面視において、ゲート電極２７は、ソース電極１６を取り囲むように設けられている。ゲート電極２７は、第２の方向ａ２に沿った方向において、複数の第１トレンチＴ１を横切るように設けられている。ゲート電極２７は、第１領域Ｒ１の全体を覆い、かつ第２領域Ｒ２の一部を覆うようにもうけられていてもよい。平面視において、ゲート電極２７は、網目状に設けられていてもよい。ゲート電極２７は、第２の方向ａ２に沿って、複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３（図３参照）の部分の各々を横切るように設けられている。
図１および図２を参照して、層間絶縁膜２１は、炭化珪素基板１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート絶縁膜１５の各々に接して設けられている。層間絶縁膜２１は、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜と、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）とを含む。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。ソース配線２４は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。ソース配線２４は、ソース電極１６を介して第２ソース領域１４ｂと電気的に接続されている。ソース配線２４は、たとえばＡｌＳｉＣｕを含む材料からなる。ソース配線２４は、第１領域Ｒ１および第２領域Ｒ２の各々上に設けられていてもよい。
ドレイン電極２０（下部電極２０）は、炭化珪素基板１０の第２の主面１０ｂ側に配置されている。ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂにおいて炭化珪素単結晶基板１１と接している。ドレイン電極２０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。
炭化珪素基板１０は、ｐ型を有し、かつ第１ベース領域１３ａよりも高い不純物濃度を有する埋込領域１７をさらに有している。埋込領域１７は、第１領域Ｒ１に設けられた第１埋込領域部１７ａと、第２領域Ｒ２に設けられ、かつ第１埋込領域部１７ａと連接する第２埋込領域部１７ｂとを有している。埋込領域１７は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含むｐ型の領域である。埋込領域１７が含むたとえばアルミニウムなどのｐ型不純物の濃度は、たとえば５×１０17ｃｍ-3以上２×１０18ｃｍ-3以下である。第１埋込領域部１７ａは、第２の主面１０ｂと第１ベース領域１３ａとの間に設けられている。第１埋込領域部１７ａは、第１下部ドリフト領域１２ａ１と第１上部ドリフト領域１２ａ２とに挟まれて設けられている。埋込領域部１７ａは、第１ソース領域１４ａに対面する位置に設けられていることが好ましい。第１トレンチＴ１は、第１トレンチ部Ｔ１１と、第１ソース領域部１４ａ２により第１トレンチ部Ｔ１１と隔てられた第２トレンチ部Ｔ１２とを有していてもよい。好ましくは、第２の方向２における、埋込領域１７の幅ａを、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離ｂで除した値は、０．３以下である。好ましくは、第２の方向２における、埋込領域１７の幅ａを、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離ｂで除した値は、０．３以上０．７以下である。
図２を参照して、埋込領域１７は、第２の主面１０ｂと第１ベース領域１３ａの間から、上部電極１６と第２の主面１０ｂとの間にまで伸長するように設けられている。言い換えれば、埋込領域１７は、第１領域Ｒ１に設けられた第１ベース領域１３ａの直下から、第２領域Ｒ２に設けられた第２ベース領域１３ｂの直下まで延在するように設けられている。第２埋込領域部１７ｂは、コンタクト領域１８と第２の主面１０ｂとの間に設けられている。好ましくは、埋込領域１７は、上部電極１６と電気的に接続されている。好ましくは、埋込領域１７は、上部電極１６とともに接地されている。
図１を参照して、埋込領域１７は、第１ドリフト領域１２ａによって隔てられた複数の第１埋込領域部１７ａを含む。第１埋込領域部１７ａは、第２の方向ａ２に沿って周期的に設けられている。好ましくは、第２の方向ａ２における第１埋込領域部１７ａの周期は、第２の方向ａ２における第１ソース領域部１４ａ１、１４ａ２、１４ａ３の周期と等しい。
図７を参照して、平面視において、複数の埋込領域部１７ａの各々は、第２の方向ａ２に沿って一定の間隔を隔てて並べられている。複数の第１埋込領域部１７ａの間に挟まれるように、第１ドリフト領域１２ａの一部が設けられている。第２の方向ａ２における、隣り合う第１埋込領域部１７ａに挟まれた第１ドリフト領域１２ａの部分の幅ｃは、１μｍ以上３．５μｍ以下である。好ましくは、幅ｃは、１．０μｍ以上２．５μｍ以下である。埋込領域１７は、複数の埋込領域部１７ａの各々の一方側の端部を繋ぎ、かつ第２の方向ａ２に沿って伸長する第３埋込領域部１７ｃを有する。埋込領域１７は、複数の埋込領域部１７ａの各々の他方側の端部を繋ぎ、かつ第２の方向ａ２に沿って伸長する第３埋込領域部１７ｃを有する。平面視において、埋込領域１７は、柵状を有している。炭化珪素基板１０は、平面視において、埋込領域１７を取り囲むように設けられたガードリング領域３０を有していてもよい。ガードリング領域３０は、たとえばｐ型を有する不純物領域である。
好ましくは、第１の方向ａ１および第２の方向ａ２の各々は、＜１１−２０＞方向および＜１−１００＞方向である。より好ましくは、第１の方向ａ１および第２の方向ａ２の各々は、[１１−２０]方向および[１−１００]方向である。第１の方向ａ１および第２の方向ａ２の各々は、製造上の設計値が＜１１−２０＞方向および＜１−１００＞方向であればよく、製造上の誤差があっても構わない。第１の方向ａ１は、＜１１−２０＞方向とは異なる方向であってもよい。
次に、実施の形態１に係るＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、第１ベース領域１３ａと第１ドリフト領域１２ａとの間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、第１ベース領域１３ａのゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨ（図４参照）において反転層が形成される。その結果、ソース領域１４と第１ドリフト領域１２ａとが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
たとえば昇華法により成長させた炭化珪素単結晶インゴットをスライスして基板を切り出し、基板の表面に対して鏡面研磨を行うことにより、炭化珪素単結晶基板１１が準備される。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１の主面の直径はたとえば１５０ｍｍである。炭化珪素単結晶基板１１の主面は、たとえば｛０００−１｝面または｛０００−１｝面から８°以下程度オフした面である。
次に、たとえば、炭化珪素単結晶基板１１の主面上に、水素を含むキャリアガスと、シラン、プロパンを含む原料ガスと、窒素を含むドーパントガスが供給されながら、炭化珪素単結晶基板１１が加熱される。これにより、図８に示すように、ｎ型を有する第１下部ドリフト領域１２ａ１が炭化珪素単結晶基板１１上に形成される。
次に、第１下部ドリフト領域１２ａ１上にイオン注入マスク（図示せず）が形成される。イオン注入マスク上から、第１下部ドリフト領域１２ａ１に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、ｐ型を有する複数の第１埋込領域部１７ａが形成される（図９参照）。
次に、たとえば、水素を含むキャリアガスと、シラン、プロパンを含む原料ガスと、窒素を含むドーパントガスが供給されながら、炭化珪素単結晶基板１１が加熱される。これにより、第１下部ドリフト領域１２ａ１上に第１上部ドリフト領域１２ａ２が形成される。複数の第１埋込領域部１７ａの各々は、第１下部ドリフト領域１２ａ１と第１上部ドリフト領域１２ａ２とに挟まれる。
次に、第１上部ドリフト領域１２ａ２に対して、アルミニウムなどのｐ型不純物がイオン注入されることにより、ｐ型を有する第１ベース領域１３ａが形成される。次に、第１ベース領域１３ａの上部側に対して、たとえばリンなどのｎ型不純物がイオン注入されることにより、ｎ型を有する第１ソース領域１４ａが形成される。第１ソース領域１４ａは、第１ベース領域１３ａによって、第１ドリフト領域１２ａから隔てられるように形成される（図１０参照）。次に、たとえばアルミニウムなどのｐ型不純物が、第２領域Ｒ２に形成された第２ソース領域１４ｂに対してイオン注入されることにより、ｐ型を有するコンタクト領域１８が形成される（図２および図３参照）。好ましくは、コンタクト領域１８は、第２領域Ｒ２にのみ形成され、第１領域Ｒ１には形成されない。
次に、活性化アニール工程が実施される。炭化珪素基板１０が、アルゴン雰囲気中において、たとえば１６５０℃以上１７５０℃以下の温度で３０分間程度加熱される。これにより、ベース領域が含んでいるアルミニウムなどのｐ型不純物と、ソース領域１４が含んでいるリンなどのｎ型不純物と、コンタクト領域１８が含むアルミニウムなどのｐ型不純物とが活性化される。
図１１を参照して、第１ソース領域１４ａ上にマスク層３１が形成される。マスク層３１の開口部において、第１ソース領域１４ａと、第１ベース領域１３ａと、第１ドリフト領域１２ａの一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングにより実施することができる。これにより、第１トレンチＴ１（図１参照）が形成されるべき領域に、第１ソース領域１４ａが形成する第１の主面１０ａに対してほぼ垂直な側面Ｓ１と、第１の主面１０ａに対してほぼ平行な底部Ｂ１とする凹部Ｔ１が形成される。同様に、第２トレンチＴ２（図２参照）が形成されるべき領域に、凹部Ｔ１と同様の形状を有する凹部（図示せず）が形成される。
次に、炭化珪素基板１０に対して熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。第１トレンチＴ１の側面Ｓ１および第２トレンチＴ２の側面Ｓ２の各々は、トレンチの幅が開口部に向かって広がるように第１の主面１０ａに対して傾斜している。好ましくは、第１トレンチＴ１の側面Ｓ１および第２トレンチＴ２の側面Ｓ２の各々は、（０００−１）面に対して５０°以上６５°以下傾斜している。
次に、第１の主面１０ａに第１トレンチＴ１および第２トレンチＴ２が形成された炭化珪素基板１０が加熱炉内に配置される。加熱炉に対して酸素を導入し、たとえば１１００℃以上１２００℃以下の温度で炭化珪素基板１０を酸化することにより、第１トレンチＴ１の側面Ｓ１および底部Ｂ１の各々と、第２トレンチＴ２の側面Ｓ２および底部Ｂ２の各々とに接するゲート酸化膜１５が形成される。次に、ゲート電極２７、ソース電極１６、層間絶縁膜２１、ソース配線２４およびドレイン電極２０の各々が形成されることにより、図１〜図７に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０を、チャネルを形成する第１領域Ｒ１と、上部電極１６を形成する第２領域Ｒ２とに分け、第１領域Ｒ１において直線状のチャネル領域ＣＨを高密度で配置し、かつ第２領域Ｒ２において上部電極１６を配置することにより、ＭＯＳＦＥＴ１のオン抵抗を低減することができる。またチャネル領域ＣＨは、第１の方向に沿って直線状に伸長している。そのため、チャネル領域ＣＨが多角形状である場合に比べて、角部が少なくなる。結果として、角部に電界が集中することを抑制することができるので、ＭＯＳＦＥＴ１の耐圧を向上することができる。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、複数の第１ソース領域部１４ａ１、１４ａ２の間には、第１の主面１０ａに連接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が設けられている。ゲート絶縁膜１５は、第１側面Ｓ１において、第１ドリフト領域１２ａと、第１ベース領域１３ａと、複数の第１ソース領域部１４ａ１、１４ａ２とに接しており、かつ第１底部Ｂ１において、第１ドリフト領域１２ａに接する、チャネル領域ＣＨは、第１側面Ｓ１においてゲート絶縁膜１５に接する。これにより、ＭＯＳＦＥＴ１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第２領域Ｒ２には、第１トレンチＴ１の第１側面Ｓ１に連接する第２側面Ｓ２と、第１トレンチＴ１の第１底部Ｂ１に連接する第２底部Ｂ２とを有する第２トレンチＴ２が設けられている。第２側面Ｓ２および第２底部Ｂ２の各々は、ゲート絶縁膜１５に接する。これにより、ＭＯＳＦＥＴ１のオン抵抗をより効果的に低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、ゲート絶縁膜１５に接するゲート電極２７をさらに備える。ゲート電極２７は、第１トレンチＴ１および第２トレンチＴ２の各々の内部に設けられ、かつ第２の方向ａ２に沿って第１トレンチＴ１を横切るように設けられている。これにより、ゲート電極配線を、第１トレンチＴ１を横切るように形成することができるので、ゲート電極配線の抵抗を低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１トレンチＴ１は、第１トレンチ部Ｔ１１と、第１ソース領域部１４ａ２により第１トレンチ部Ｔ１１と隔てられた第２トレンチ部Ｔ１２とを有する。炭化珪素基板１０は、第２の主面１０ｂと第１ベース領域１３ａとの間に設けられ、ｐ型を有し、かつ第１ベース領域１３ａよりも高い不純物濃度を有する埋込領域１７をさらに有する。第２の方向における、埋込領域部１７ａの幅ａを、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離ｂで除した値は、０．３以下である。これにより、ＭＯＳＦＥＴ１の耐圧を高く維持しつつＭＯＳＦＥＴ１のオン抵抗を効果的に低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、第２の主面１０ｂと第１ベース領域１３ａとの間に設けられ、ｐ型を有し、かつ第１ベース領域１３ａよりも高い不純物濃度を有する埋込領域１７をさらに有する。これにより、炭化珪素半導体装置の耐圧を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、埋込領域１７は、第２の主面１０ｂと第１ベース領域１３ａの間から、上部電極１６と第２の主面１０ｂとの間にまで伸長するように設けられている。これにより、高電界印加時のエネルギーを上部電極１６に電流として逃がすことができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、上部電極１６と電気的に接続されている。これにより、効果的に高電界印加時のエネルギーを上部電極１６に電流として逃がすことができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、埋込領域１７は、第１の方向に沿って見た場合、第１ドリフト領域１２ａによって隔てられた複数の埋込領域部１７ａを含む。第２の方向に沿った方向における、隣り合う埋込領域部１７ａに挟まれた第１ドリフト領域１２ａの部分の幅ｃは、１μｍ以上３．５μｍ以下である。これにより、ＭＯＳＦＥＴ１の耐圧を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の方向は、＜１１−２０＞方向である。これにより、チャネル領域ＣＨ内を流れる電流の方向を＜１−１００＞方向とすることができるので、チャネル抵抗を効果的に低減することができる。また第２の方向におけるアライメントのずれを低減することができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴの構成について説明する。実施の形態２に係るＭＯＳＦＥＴは、第１トレンチＴ１の代わりに第１ドリフト領域１２ａが設けられており、かつ第２トレンチＴ２の代わりに第２ドリフト領域１２ｂが設けられている点において、実施の形態１に係るＭＯＳＦＥＴと主に異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴとほぼ同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１３および図１４は、実施の形態２に係る炭化珪素半導体装置の断面模式図であり、図１５は、炭化珪素半導体装置が有する炭化珪素基板の平面模式図である。図１３は、図１５のＸＩＩＩ−ＸＩＩＩ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。図１４は、図１５のＸＩＶ−ＸＩＩＶ線に沿って見た場合における炭化珪素半導体装置の構造を示す断面模式図である。
図１３〜図１８を参照して、実施の形態２に係る炭化珪素半導体装置は、平面型のＭＯＳＦＥＴである。つまり、炭化珪素基板１０の第１の主面１０ａには、第１トレンチＴ１および第２トレンチＴ２が設けられていない。図１３を参照して、第１トレンチＴ１の代わりに第１ドリフト領域１２ａが設けられている。図１４を参照して、第２トレンチＴ２の代わりに第２ドリフト領域１２ｂが設けられている。
図１３を参照して、ゲート絶縁膜１５は、炭化珪素基板１０の第１の主面１０ａにおいて、第１ソース領域１４ａと、第１ベース領域１３ａと、第１ドリフト領域１２ａとに接している。ゲート絶縁膜１５は、第１領域Ｒ１の第１の主面１０ａの全面を覆うように設けられていてもよい。隣り合う第１ベース領域１３ａの間には、第１ドリフト領域１２ａが設けられている。隣り合う第１ベース領域１３ａの間に設けられた第１ドリフト領域１２ａの部分は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)領域である。図１４を参照して、ゲート絶縁膜１５は、炭化珪素基板１０の第１の主面１０ａにおいて、第２ソース領域１４ｂと、第２ベース領域１３ｂと、第２ドリフト領域１２ｂとに接している。ゲート絶縁膜１５は、第２領域Ｒ２上において、ソース電極１６と接していてもよい。
図１５を参照して、第１ソース領域１４ａは、複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３を有している。隣り合う２つの第１ソース領域部の間には、第１ドリフト領域１２ａが設けられている。ゲート絶縁膜１５は、第１の主面１０ａにおいて、複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３に接している。第１領域Ｒ１の第１の主面１０ａに露出している第１ドリフト領域１２ａの部分は、平面視において、第１ベース領域１３ａに取り囲まれるように設けられている。第１領域Ｒ１の第１の主面１０ａに露出している第１ドリフト領域１２ａの部分は、平面視において、第１の方向ａ１に伸長するように設けられている。平面視において、第１の方向ａ１に沿った第１ドリフト領域１２ａの部分の幅は、第１の主面１０ａに平行であって、かつ第１の方向ａ１に垂直な第２の方向ａ２に沿った第１ドリフト領域１２ａの部分の幅よりも大きい。第１の主面１０ａに露出する第１ドリフト領域１２ａの部分は、第２の方向ａ２に沿って並んで設けられている。
図１５を参照して、第１の主面１０ａに露出する第２ドリフト領域１２ｂの部分は、第１領域Ｒ１と第２領域Ｒ２との境界において、第１の主面１０ａに露出する第１ドリフト領域１２ａの部分と連接する。同様に、第２ベース領域１３ｂは、第１領域Ｒ１と第２領域Ｒ２との境界において、第１ベース領域１３ａと連接する。図１５を参照して、第２領域Ｒ２の複数の第２ベース領域１３ｂの間には、コンタクト領域１８と、第２ソース領域１４ｂとが設けられている。コンタクト領域１８は、第１領域Ｒ１には設けられていない。コンタクト領域１８は、平面視において、第２ソース領域１４ｂに囲まれるように設けられている。第１の方向ａ１に沿ったコンタクト領域１８の幅は、第２の方向ａ２に沿ったコンタクト領域１８の幅よりも小さくてもよい。第２ソース領域１４ｂは、第１領域Ｒ１に設けられた複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３の各々を繋ぐように設けられている。複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３の各々は、第１領域Ｒ１と第２領域Ｒ２の境界において、第２ソース領域１４ｂと接している。
図１６を参照して、ＭＯＳＦＥＴのチャネル領域の構成について説明する。図１６において、斜線で示している領域は、チャネル領域ＣＨである。チャネル領域ＣＨは、第１の主面１０ａに対して垂直な方向に沿って見た場合に、第１の方向に沿って直線状に伸長している部分を有する。平面視において、チャネル領域ＣＨは、第１ドリフト領域１２ａを取り囲むように形成されていてもよい。つまり、チャネル領域ＣＨは、第１の方向ａ１に沿って直線状に伸長する部分と、第２の方向ａ２に沿って直線状に伸長する部分とを有している。チャネル領域ＣＨは、第１ドリフト領域１２ａと第１ソース領域１４ａとの間と、第１ドリフト領域１２ａと第２ソース領域１４ｂとの間とに設けられている。チャネル領域ＣＨは、第２ドリフト領域１２ｂと第２ソース領域１４ｂとの間に設けられていてもよい。
図１６における矢印は、オン時における電流の流れを示している。第２領域Ｒ２のコンタクト領域１８および第２ソース領域１４ｂ上に設けられたソース電極１６から第２ソース領域１４ｂに電流が流れる。電流の一部は、第１の方向ａ１に沿って、第２ソース領域１４ｂから第１ソース領域１４ａの方に流れる。電流は、第１の方向ａ１と垂直な第２の方向ａ２に沿って、チャネル領域ＣＨ内を通過する。電流は、第１ソース領域１４ａからチャネル領域ＣＨを経由して第１ドリフト領域１２ａに流れる。電流の一部は、第２領域Ｒ２のチャネル領域ＣＨを通過し、第２ドリフト領域１２ｂに流れる。
図１７を参照して、炭化珪素基板１０は、第１領域Ｒ１および第２領域Ｒ２を一つのユニットとし、当該ユニットが第１の方向ａ１および第２の方向ａ２の各々に沿って複数並べられて構成されていてもよい。具体的には、第１の方向ａ１に沿って、第１領域Ｒ１と第２領域Ｒ２とが交互に配置されている。第２の方向に沿って、第１領域Ｒ１が繰り返し配置されており、かつ第２領域Ｒ２が繰り返し配置されている。第１の方向ａ１に沿った方向において、コンタクト領域１８の両側に第１ドリフト領域１２ａが設けられている。第２の方向ａ２に沿った方向において、コンタクト領域１８の両側に第２ドリフト領域１２ｂが設けられている。第１ドリフト領域１２ａは、第１の方向ａ１に沿った方向において、周期的に設けられている。第１ドリフト領域１２ａは、第２の方向ａ２に沿った方向において、周期的に設けられている。第１の方向ａ１に沿った方向において、隣り合う２つの第１ドリフト領域１２ａの間の距離は、第２の方向ａ２に沿った方向において、隣り合う２つの第２ドリフト領域１２ｂの間の距離よりも大きくてもよい。
図１３を参照して、ゲート電極２７は、第１ドリフト領域１２ａと、第１ベース領域１３ａと、第１ソース領域１４ａとに対面して設けられている。図１４を参照して、ゲート電極２７は、第２ドリフト領域１２ｂと、第２ベース領域１３ｂと、第２ソース領域１４ｂとに対面して設けられている。図１８を参照して、平面視において、ゲート電極２７は、ソース電極１６を取り囲むように設けられている。ゲート電極２７は、第１領域Ｒ１の全体を覆い、かつ第２領域Ｒ２の一部を覆うようにもうけられていてもよい。平面視において、ゲート電極２７は、網目状に設けられていてもよい。ゲート電極２７は、第２の方向ａ２に沿って、第１の主面１０ａに露出している複数の第１ドリフト領域１２ａの部分の各々を横切るように設けられている。ゲート電極２７は、第２の方向ａ２に沿って、複数の第１ソース領域部１４ａ１、１４ａ２、１４ａ３（図１５参照）の部分の各々を横切るように設けられている。
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１によれば、複数の第１ソース領域部１４ａ１、１４ａ２の間には、第１ドリフト領域１２ａが設けられている。ゲート絶縁膜１５は、第１の主面１０ａにおいて、第１ドリフト領域１２ａと、第１ベース領域１３ａと、複数の第１ソース領域部１４ａ１、１４ａ２とに接している。これにより、平面型のＭＯＳＦＥＴ１のオン抵抗を低減することができる。
なお上記各実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
実施例では、実施の形態１の図１に示すＭＯＳＦＥＴ１を用いて、第２の方向における、ＭＯＳＦＥＴ１の第１埋込領域部１７ａの幅ａを、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離ｂで除した値（以下、埋込領域の面積占有率と称する）を変化させながら、ＭＯＳＦＥＴ１の特性オン抵抗の値を測定することにより、埋込領域の面積占有率と特性オン抵抗との関係を調査した。なお、第１埋込領域部１７ａ、第１トレンチ部Ｔ１１および第２トレンチ部Ｔ１２の各々は、第１の方向ａ１に沿って伸長している。そのため、断面視において、第２の方向における、ＭＯＳＦＥＴ１の第１埋込領域部１７ａの幅ａを、第１トレンチ部Ｔ１１の底部の中央から第２トレンチ部Ｔ１２の底部の中央までの距離ｂで除した値は、平面視において、第１埋込領域部１７ａの面積が、第１トレンチ部Ｔ１１の底部の中央および第２トレンチ部Ｔ１２の底部の中央に挟まれた領域（セル領域）の面積に占める割合に等しい。
図１９を参照して、埋込領域の面積占有率と、ＭＯＳＦＥＴの特性オン抵抗との関係について説明する。図１９において、ｘ軸は埋込領域の面積占有率を示しており、かつｙ軸はＭＯＳＦＥＴの特性オン抵抗を示している。埋込領域の面積占有率が３０％より大きく７２％以下の範囲においては、埋込領域の面積占有率が小さくなると、ＭＯＳＦＥＴの特性オン抵抗が小さくなる。一方、埋込領域の面積占有率が３０％以下になると、特性オン抵抗は小さくならず一定の値を維持する。埋込領域の面積占有率が約１８％以上約３０％以下の範囲においては、特性オン抵抗はほぼ同じ値を示す。上記の結果より、埋込領域の面積占有率を３０％以下とすることにより、効果的にＭＯＳＦＥＴの特性オン抵抗を低減可能であることが確かめられた。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ（炭化珪素単結晶装置）
５ 炭化珪素エピタキシャル層
１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 炭化珪素単結晶基板
１２ ドリフト領域
１２ａ 第１ドリフト領域（第１不純物領域）
１２ａ１ 第１下部ドリフト領域
１２ａ２ 第１上部ドリフト領域
１２ｂ 第２ドリフト領域
１３ ベース領域
１３ａ 第１ベース領域（第２不純物領域）
１３ｂ 第２ベース領域
１４ ソース領域（第３不純物領域）
１４ａ１，１４ａ２，１４ａ３ 不純物領域部（第１ソース領域部）
１４ａ 第１部分（第１ソース領域）
１４ｂ 第２部分（第２ソース領域）
１５ ゲート酸化膜（ゲート絶縁膜）
１６ ソース電極（上部電極）
１７ 埋込領域
１７ａ，１７ｂ 埋込領域部
１８ コンタクト領域
２０ ドレイン電極（下部電極）
２１ 層間絶縁膜
２４ ソース配線
２７ ゲート電極
３０ ガードリング領域
３１，４０ マスク層
Ｂ１ 底部（第１底部）
Ｂ２ 底部（第２底部）
ＣＨ チャネル領域
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｓ１ 側面（第１側面）
Ｓ２ 側面（第２側面）
Ｔ１ 第１トレンチ（凹部）
Ｔ２ 第２トレンチ
Ｔ１１ 第１トレンチ部
Ｔ１２ 第２トレンチ部
ａ，ｃ 幅
ａ１ 第１の方向
ａ２ 第２の方向
ｂ 距離

Claims (8)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられ、かつ前記第１の主面を形成する第３不純物領域とを含み、
    前記炭化珪素基板は、前記第１の主面に垂直な方向から見て、互いに隣接する第１領域および第２領域により構成されており、
    前記第１領域は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域の一部を構成する第１部分とを有し、
    前記第２領域は、前記第３不純物領域の一部を構成し、かつ前記第１部分と連接する第２部分を有し、さらに、
    前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域の前記第１部分とに接するゲート絶縁膜と、
    前記第２領域の前記第２部分上に配置された上部電極と、
    前記第２の主面側に配置された下部電極とを備え、
    前記第２不純物領域は、前記ゲート絶縁膜に接するチャネル領域を有し、
    前記チャネル領域は、前記第１の主面に対して垂直な方向に沿って見た場合に、第１の方向に沿って直線状に伸長しており、
    前記第３不純物領域の前記第１部分は、前記第１の主面と平行な方向であって、かつ前記第１の方向に対して垂直な第２の方向に沿って並んで配置された複数の不純物領域部を有し、
    前記第２部分は、複数の前記不純物領域部の各々を繋ぐように設けられており、
    複数の前記不純物領域部の間には、前記第１の主面に連接する第１側面と、前記第１側面と連接する第１底部とを有する第１トレンチが設けられており、
    前記ゲート絶縁膜は、前記第１側面において、前記第１不純物領域と、前記第２不純物領域と、複数の前記不純物領域部とに接しており、かつ前記第１底部において、前記第１不純物領域に接し、
    前記チャネル領域は、前記第１側面において前記ゲート絶縁膜に接し、
    前記第１トレンチは、第１トレンチ部と、前記不純物領域部により前記第１トレンチ部と隔てられた第２トレンチ部とを有し、
    前記炭化珪素基板は、前記第２の主面と前記第２不純物領域との間に設けられ、前記第２導電型を有し、かつ前記第２不純物領域よりも高い不純物濃度を有する埋込領域をさらに有し、
    前記第２の方向における、前記埋込領域の幅を、前記第１トレンチ部の底部の中央から前記第２トレンチ部の底部の中央までの距離で除した値は、０．３以下である、炭化珪素半導体装置。
  2. 前記第２領域には、前記第１トレンチの前記第１側面に連接する第２側面と、前記第１トレンチの前記第１底部に連接する第２底部とを有する第２トレンチが設けられており、
    前記第２側面および前記第２底部の各々は、前記ゲート絶縁膜に接する、請求項１に記載の炭化珪素半導体装置。
  3. 前記ゲート絶縁膜に接するゲート電極をさらに備え、
    前記ゲート電極は、前記第１トレンチおよび前記第２トレンチの各々の内部に設けられ、かつ前記第２の方向に沿って前記第１トレンチを横切るように設けられている、請求項２に記載の炭化珪素半導体装置。
  4. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられ、かつ前記第１の主面を形成する第３不純物領域とを含み、
    前記炭化珪素基板は、前記第１の主面に垂直な方向から見て、互いに隣接する第１領域および第２領域により構成されており、
    前記第１領域は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域の一部を構成する第１部分とを有し、
    前記第２領域は、前記第３不純物領域の一部を構成し、かつ前記第１部分と連接する第２部分を有し、さらに、
    前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域の前記第１部分とに接するゲート絶縁膜と、
    前記第２領域の前記第２部分上に配置された上部電極と、
    前記第２の主面側に配置された下部電極とを備え、
    前記第２不純物領域は、前記ゲート絶縁膜に接するチャネル領域を有し、
    前記チャネル領域は、前記第１の主面に対して垂直な方向に沿って見た場合に、第１の方向に沿って直線状に伸長しており、
    前記第３不純物領域の前記第１部分は、前記第１の主面と平行な方向であって、かつ前記第１の方向に対して垂直な第２の方向に沿って並んで配置された複数の不純物領域部を有し、
    前記第２部分は、複数の前記不純物領域部の各々を繋ぐように設けられており、
    前記炭化珪素基板は、前記第２の主面と前記第２不純物領域との間に設けられ、前記第２導電型を有し、かつ前記第２不純物領域よりも高い不純物濃度を有する埋込領域をさらに有し、
    前記埋込領域は、前記第１の方向に沿って見た場合、前記第１不純物領域によって隔てられた複数の埋込領域部を含み、
    前記第２の方向に沿った方向における、隣り合う前記埋込領域部に挟まれた前記第１不純物領域の部分の幅は、１μｍ以上３．５μｍ以下である、炭化珪素半導体装置。
  5. 前記埋込領域は、前記第２の主面と前記第２不純物領域の間から、前記上部電極と前記第２の主面との間にまで伸長するように設けられている、請求項４に記載の炭化珪素半導体装置。
  6. 前記埋込領域は、前記上部電極と電気的に接続されている、請求項４または請求項５に記載の炭化珪素半導体装置。
  7. 複数の前記不純物領域部の間には、前記第１不純物領域が設けられており、
    前記ゲート絶縁膜は、前記第１の主面において、前記第１不純物領域と、前記第２不純物領域と、複数の前記不純物領域部とに接している、請求項１に記載の炭化珪素半導体装置。
  8. 前記第１の方向は、＜１１−２０＞方向である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
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