CN100514672C - 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置 - Google Patents
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Abstract
一种半导体栅结构，包括一个屏蔽电极和一个开关电极。屏蔽电极的各个部分位于所述漏区和所述阱区之上。第一电介质层位于屏蔽电极和漏区以及阱区之间。开关电极的各个部分位于所述阱区和所述源区之上。第二电介质层位于开关电极和阱区以及源区之间。第三电介质层位于屏蔽电极和开关电极之间。
Description
相关专利申请参考
本专利申请要求获得美国临时专利申请系列No.60/405,369的优先权利益，其于2002年8月23日提出申请。
技术领域
本发明涉及半导体，更具体地讲，涉及金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
MOSFET在开关领域中被广泛地使用，例如开关电源几乎不使用其他类型的晶体管。MOSFET适合于这种开关应用是因为它们具有相对较高的开关速度且需要的功率较低。然而，MOSFET中的动态损失占据了DC-DC变换器总损失中较大的百分比。动态损失与器件的上升和回落时间(rise and fall time)成正比，而器件的上升和回落时间又与器件的栅-漏电容，也就是米勒电容(CGD或者QGD)成比例。
如图3所示，米勒电容还会导致传统MOSFET栅曲线中的“平坦”区。该平坦区，被称作米勒区，表示器件从阻塞状态过渡到导通状态，或者从导通状态过渡到阻塞状态。大部分的开关损失正是发生在米勒区，因为器件电流和电压较高。降低米勒电容能够减少器件从导通到阻塞所需的时间，或者反之亦然，借此减少开关损失。
通过减少栅区和漏区之间的交叠区域能够减少米勒电容。在先前技术的器件中，该交叠区域包括栅沟槽的底部。因此，许多试图减少米勒电容的先前技术都集中于收缩该沟槽的宽度借此减少沟槽底部的宽度，从而减少交叠区域。然而，进一步减少沟槽宽度的能力受到蚀刻窄沟槽能力的限制，并且相应地需要能够用栅电极材料填充该窄沟槽。
因此，在技术上需要使MOSFET具有更低的米勒电容，从而降低开关损失。
而且，在技术上需要使MOSFET在给定的沟槽宽度下具有更低的米勒电容。
发明内容
本发明为半导体器件提供了一种栅结构。
本发明的一种形式包括一个开关电极和一个屏蔽电极。屏蔽电极的各个部分位于所述漏区和所述阱区之上。第一电介质层位于屏蔽电极和漏区以及阱区之间。开关电极的各个部分位于所述阱区和所述源区之上。第二电介质层位于开关电极和阱区以及源区之间。第三电介质层位于屏蔽电极和开关电极之间。
本发明的一个优点在于，对于给定的沟槽宽度，半导体器件的米勒电容比先前技术器件更小。
本发明进一步的优点在于，器件的开关时间和开关损失更少。
附图说明
本发明上述和其他的特征和优点，以及获得它们的方式，通过参考下面联系附图的本发明一个实施例的说明将变得显而易见且更加容易理解，其中：
图1是先前技术沟槽金属氧化物半导体栅控(MOS栅控)结构的剖面示意图；
图2是本发明MOS栅控结构一个实施例的剖面示意图；
图3是传统MOS栅控结构和图2MOS栅控结构的门开关波形的曲线图；
图4是图2MOS栅控结构的阱的典型净掺杂剖面的曲线图；
图5是本发明平面MOSFET一个实施例的剖面示意图；
图6是本发明平面MOSFET第二实施例的剖面示意图；
图7是本发明侧面MOSFET一个实施例的剖面示意图；
图8是本发明侧面MOSFET第二实施例的剖面示意图；
图9是本发明沟槽MOS栅控结构一个实施例的剖面示意图；和
图10是图解制造图2所示器件处理的一个实施例的过程图。
这些图中，使用相应的指代数字表示相应的部分。本文提出的实例图解了本发明的一个优选实施例的一种形式，并且该实例不应当认为对本发明的范围具有任何限制。
具体实施方式
现在参考附图特别是图1，其显示了先前技术沟槽栅控MOSFET器件的剖面示意图。MOSFET器件10包括漏区12、阱区14、体区16、源区18、栅区20和沟槽24，所有这些都在基片26上形成。
更明确地讲，N+型基片26包括上层26a，其中在上层中形成了N-漏区12。P-型阱区14位于漏区12上方。在上层26a的上表面(未指明)和阱区14的一部分内限定了重掺杂P+体区16。在上层26a的上表面和阱区14的一部分内并且在沟槽24附近形成了重掺杂N+源区18。沟槽24的侧壁和底部(未指出)衬以电介质材料28，例如氧化物。栅区20由导电材料30形成，例如掺杂多晶硅，其沉积在沟槽24中并从沟槽24的底部连续延伸到上层26a的上表面附近。因此，栅20相对于沟道区32连续或者通过沟道区32。中间电介质层(interleveldielectric layer)34，例如硼磷硅酸盐(borophosphosilicate)玻璃(BPSG)，位于栅区20和源区18的一部分上面。源金属层36位于上层26a的上表面之上并与体区16和源区18接触。
现在参考图2，其显示了本发明沟槽栅控MOSFET器件一个实施例的剖面示意图。MOSFET 100的许多特点和结构即使不完全相象也基本上与MOSFET 10相似。与MOSFET 10相似，MOSFET 100包括漏112、阱114、体116、源118、栅结构120和沟槽124，所有这些都在基片126上形成。然而，与MOSFET 10的栅结构20不同，MOSFET 100的栅结构120包括双交叠(dual overlapping)栅结构，其降低了米勒电容并且提高了开关速度，这将在下文特别进行解释。
MOSFET 100在N+型基片126上形成，N+型基片126包括在其中形成了N-漏区112的上层26a。P-型阱区114位于漏区12上方。在上层126a的上表面(未指明)和阱区114的一部分内限定了重掺杂P+体区116。在上层126a的上表面和阱区114的一部分内并且在沟槽124附近还形成了重掺杂N+源区118。位于屏蔽电极120b附近的侧壁下部分和沟槽24的底部(未指出)衬以电介质材料128，例如氧化物。
MOSFET 100的栅结构120不象在MOSFET 10中那样是一个连续而没有间断的单一和单片电极，而是被分成彼此交叠的隔离开关和屏蔽电极。更明确地讲，栅结构120包括栅电极120a和栅电极120b。中间电介质层134位于栅电极120a上面，部分地位于源区118上面。电极120a和120b的每一个都用导电材料形成，例如掺杂多晶硅，其沉积在沟槽124中。由导电金属层形成的第一或者上电极120a与上层126a的上表面大约水平，或者凹陷到低于该上表面。第一/上电极120a从与源区118水平共面的上层126a的上表面附近向沟槽124的底部延伸预定的距离，从而第一/上电极120a的下部与阱区114水平共面。
由第二导电材料层形成的第二或下电极120b从沟槽124的底部附近延伸。第二电极120b的一部分(下)与漏区112和阱区118的连结(未指明)水平共面，第二/底电极120b的另一部分(上)与源区118和第一电极120a水平共面。因此，第一和第二电极120a和120b分别相对于沟槽124的深度彼此交叠。邻近开关电极120a的侧壁上部分和屏蔽电极120a的顶部被覆盖以电介质材料138，例如氧化物。因此，电介质材料138位于栅电极120a和120b之间。
如上所述，屏蔽电极120b和开关电极120a沿着沟槽124的深度彼此至少部分交叠。更明确地讲，在图2所示的实施例中，栅电极120a在其位于屏蔽电极120b附近的表面处限定了一个凹陷140，其位于侧壁142之间和/或包围侧壁142，并且屏蔽电极120b的顶帽部分144位于该凹陷中。开关电极120a的侧壁142和屏蔽电极120b的顶帽部分144在沟槽124的轴向或者深度方向上彼此至少部分交叠。从而提供了交叠的栅电极结构。进一步，正如在下文将更全面说明的，屏蔽电极120b的顶帽部分144和壁架146是通过蚀刻电介质层128的一部分形成的，电介质层128的该部分位于构成屏蔽电极120b的导电材料层的上表面(未指明)的附近、之上以及之下。
大体上，栅或者开关电极120a起切换电极的作用，并且开启和/或关闭MOSFET 100，而栅或者屏蔽电极120b起产生至少部分沟道132的作用。为了将MOSFET 100设置到导通模式，底/屏蔽电极120b必须被适当地偏置和/或开启。底或者屏蔽电极120b或者被连续地偏置到开启或导通状态，或者能够只是在转换活动之前被偏置从而通过将其设置为导通状态而使器件作好准备。当底/屏蔽电极120b开启时，通过MOSFET的电流通过栅/底电极120a加以控制。
如上面对先前技术MOSFET 10的说明，如图1所示，栅区20和漏区12之间的交叠区OL包括栅沟槽24的底部。相对地，栅开关电极120a不与漏区112交叠。栅开关电极120a与漏区112之间的唯一交叠区域是宽度为W的沟道区132，其典型地只有几百埃宽。通过偏置屏蔽电极120b产生沟道132。沟道区132从漏区112沿着沟槽124和屏蔽电极120b延伸通过阱区114。因此MOSFET 100中的有效栅-漏交叠(也就是沟道132的宽度)相对于MOSFET 10(也就是沟槽124的底部区域，其典型地为大约0.3-1.0微米)显著减少。因此，MOSFET 100的米勒电容相对于MOSFET 10的米勒电容显著降低，因为如上所述，米勒电容大体上与栅-漏交叠区成比例。
MOSFET 100的米勒电容相对于MOSFET 10的改进(也就是降低)在图3中有示意性的图解，其中绘出了每个器件的栅电压波形。MOSFET 10的栅电压波形图Vg10具有一个大体上平坦的区域，在该区域中栅电荷Qgate从大约0.0(零)增加到大约2.00 x 10-15库仑/微米，而MOSFET 100的栅电压波形Vg100几乎没有相应的大致平坦区域。因此，可见米勒电容被基本上和显著地降低了。
应当特别注意，为了避免对MOSFET 100的电流产生任何显著的反作用，当器件从只有屏蔽电容120b被偏置的状态过渡到主或者切换栅120b也被偏置的状态时，沟道区132必须存在并且一直开放。发生该过渡的阈值电压和最终的驱动电压水平由P-型阱区114和源区118的连接点处的交叉(cross-over)掺杂浓度确定。
图4绘制了阱区114中位于源区118之下各种深度处的净掺杂剖面分布。图4的竖轴相应于源区118与阱区114的界面(也就是阱区114的“顶部”)，因此被指定为阱区114的零深度值。屏蔽电极120b的深度为零深度之下大约0.6-0.8微米，阱区漏侧为零深度之下大约0.7-0.9微米。因此，可见阱区114内的净掺杂相对较高，例如在源区118附近为大约1.0 x 1017，在阱区114接近屏蔽电极120b和漏区112的部分中降低到大约3.0 x 10-16-大约1.5 x 10-16的掺杂浓度。阱区114与漏区112的界面具有最小的掺杂剂浓度，其位于零深度之下0.84-0.86微米。
因为阈值和驱动电压与氧化物厚度和净掺杂水平成正比，所以上述掺杂断面(profile)在漏区112附近能够使用厚得多的氧化物层，例如大约100-1500埃。氧化物层厚度的增加使得能够从屏蔽栅120b过渡到开关栅120a，并且在沟道区132内具有连续的电流。
在操作中，屏蔽电极120b被提高或者偏置到足以支持驱动电压水平的电势。实际上，屏蔽电极120b对栅-漏交叠区充电，该区域是上述的在传统器件中产生米勒电容的区域。一旦栅-漏交叠区被屏蔽电极120a充电，MOSFET 100便可以容易地通过施加给开关电极120a的相对较小的电压改变加以开启和/或关闭。
被构建成垂直沟槽MOSFET的MOSFET 100的制造通过图10所最佳显示的处理流程实现。处理流程300一直到形成栅120的处理都是用于形成沟槽栅控MOSFET的传统处理流程。更明确地讲，沟槽124通过传统的沟槽形成处理302加以蚀刻。然后在沟槽124的侧壁和底部沉积电介质层128，这也是通过已知的传统第一电介质层沉积处理304。之后，用于制造MOSFET 100的制造处理300与传统的处理流程不同。
在通过第一电介质层沉积步骤304沉积电介质层128之后，在侧壁被氧化的沟槽124内沉积第一导电材料层作为沉积屏蔽电极步骤306的一部分。然后在屏蔽电极蚀刻步骤308中，通过例如反应离子各向同性蚀刻将第一导电材料层蚀刻到期望的厚度。接着，在栅电介质层蚀刻步骤310中蚀刻栅电介质层128。栅电介质蚀刻步骤310，例如各向同性蚀刻，还在电介质材料128附近除去预定数量的导电材料130b，借此形成屏蔽电极120b的顶帽结构144和壁架146。可选择执行一个或多个附加的蚀刻步骤312以便除去屏蔽电极120b中尖锐的边缘和/或拐角。然后通过第二电介质层沉积步骤314沉积栅电介质层138。电介质层138沉积在屏蔽电极120b的顶帽144和壁架146的上表面(未指明)，以及沟槽124位于屏蔽电极120b之上的侧壁上。然后在沟槽124内沉积第二导电材料层作为沉积开关电极步骤316的一部分。其余处理步骤318包括传统的处理和抛光步骤，并且在技术上是已知的。
现在参考图5，其显示了本发明MOSFET的第二实施例。MOSFET 400是一个表面栅控垂直MOSFET，其包括一个与MOSFET 100大体上相似的双交叠栅结构。MOSFET 400的许多特点和结构与MOSFET 100大体上相似。与MOSFET 100类似，MOSFET400包括漏412、阱414、体416、源418和栅结构420，所有这些都在基片426上形成。与MOSFET 100相比，MOSFET 400被构建成表面栅控垂直MOSFET。然而，与栅结构120相似，栅结构420包括一个双交叠栅控结构，其可以相对于传统的MOSFET器件降低米勒电容和开关损失。
MOSFET 400在N+型基片426上形成，N+型基片426包括在其中形成了N-漏区412的上层426a。P-型阱区414位于漏区412上面。在上层426a的上表面(未指明)和阱区414的相应部分内限定了重掺杂P+体区416。在上层426a的上表面和阱区414的相应部分内还形成了源区418。源区418在体区416的附近形成，从而源区418位于体区416之间。在上层416a的上表面上沉积栅电介质层428，例如氧化物。栅电介质层428部分覆盖阱区414和源区418。
和MOSFET 100的栅结构120一样，MOSFET400的栅结构420被分成彼此交叠的隔离开关和屏蔽电极。栅结构420包括一对开关电极420a和一对屏蔽电极420b，它们位于电介质层428、434和438的上面和/或上方，并将在下文进行更明确的说明。
开关电极420a由导电材料层形成，例如掺杂多晶硅，其沉积在栅电介质层428上面，并被蚀刻形成两个隔离的开关电极420a。每个开关电极420a的各个部分位于相应源区418和阱区414的上面和/或与之垂直共面。然后用第二电介质层438，例如氧化物，覆盖开关电极420a和栅电介质层428。然后通过蚀刻步骤除去第二电介质层438覆盖开关电极420a之间区域电介质层428的部分，并使第二电介质层438覆盖开关电极420a自身的部分保持完好。
然后通过在第一和第二电介质层428和438的上面沉积第二导电材料层，例如掺杂多晶硅，形成屏蔽电极420b。该第二导电材料层被蚀刻形成屏蔽电极420b。每个屏蔽电极420b的各个部分位于相应的阱区414和漏区412相邻的部分的上面和/或与之垂直共面，借此形成覆盖双栅控结构420。更明确地讲，蚀刻屏蔽电极420b使第二导电材料层位于开关电极上方(也就是覆盖开关电极420a)的预定部分保持完好。从而每个屏蔽电极420b一部分位于相应开关电极420a的上面并且与之交叠，借此形成双交叠表面栅控结构420，其相对于传统的MOSFET器件降低了米勒电容并且提高了切换次数。然后在栅结构420和电介质层428和438上沉积中间电介质层434。
现在参考图6，其显示了本发明MOSFET的另一个实施例。MOSFET 500也被构建成一个表面栅控垂直MOSFET，其包括一个与MOSFET 400的栅结构420相似的双交叠栅控结构520。然而，在栅结构420中，每个屏蔽电极420b的一部分与相应的开关电极420a交叠，而栅结构520的每个开关电极520a包括交叠(也就是覆盖或者在上面沉积)相应屏蔽电极420a的各个部分(未指明)。MOSFET 500的其余部分与MOSFET 400基本上相似，因此不再详细讨论。
现在参考图7，其显示了本发明MOSFET进一步的实施例。MOSFET 600被构建成一个侧面MOSFET，除了交叠栅结构620之外其大体上是传统的结构。MOSFET 600的栅结构620被分成彼此交叠的开关电极620a和屏蔽电极620b，它们位于电介质层628、634和638的上面或者上方，并在下文进行更明确地说明。
导电材料层，例如掺杂多晶硅，沉积在栅电介质628上面，然后被蚀刻形成屏蔽电极620a，屏蔽电极620a的各个部分至少部分地位于阱区614和漏区612上面和/或与之垂直共面。然后屏蔽电极620a与栅电介质层628被第二电介质层638，例如氧化物，覆盖。执行蚀刻处理，留下被第二电介质层638覆盖的屏蔽电极620b的顶部和侧面，还从栅电介质层628除去第二电介质层638。
然后通过在第一和第二电介质层628和638上沉积第二导电材料层，例如掺杂多晶硅，形成开关电极620a。然后蚀刻该第二导电材料层形成开关电极620a，其中开关电极620a的各个部分位于阱区614和源区618上面和/或与之垂直共面，借此形成交叠双栅控结构620。更明确地讲，开关电极620a的一部分位于第二电介质层638上面，并覆盖屏蔽电极620b，借此形成交叠栅结构620，其相对于传统的MOSFET器件降低了米勒电容并且提高了开关次数。
现在参考图8，其显示了本发明MOSFET更进一步的实施例。MOSFET 700被构建成一个与MOSFET 600大体上相似的侧面MOSFET。然而，在MOSFET 600中，开关电极620a的一部分覆盖和交叠屏蔽电极620b，而MOSFET 700包括一部分覆盖和/或交叠开关电极720a的屏蔽电极720b。MOSFET 700的其余结构与MOSFET600基本上相似，因此不再详细讨论。
现在参考图9，其显示了本发明MOSFET更进一步的实施例。MOSFET 800被构建成一个沟槽栅控MOSFET，其除了交叠栅结构820的结构细节之外与MOSFET 100大体上相似。大体上，MOSFET800不是象上述参考交叠栅结构120那样通过形成凹陷和顶帽结构使栅结构交叠，而是通过形成开关与屏蔽电极的相对或者相向表面实现交叠栅结构820，其中开关与屏蔽电极分别具有大体上互补的凹陷和凸起。
更明确地讲，MOSFET 800包括一个交叠栅结构820，其具有形成于沟槽824内的开关电极820a和屏蔽电极820b。开关电极820a具有凸起的下表面821a，而屏蔽电极820b具有凹陷的上表面821b。在上面沉积电介质材料层838，因此电介质材料层838的上表面的凹度与凹陷上表面821b大体上相同。开关电极820a位于电介质材料838的凹陷层上面，因此开关电极820a的凸起下表面821a的形状和凸度与凹陷上表面821b基本上互补。从而，凹陷上表面821b的凹度保证开关和屏蔽电极820a和820b相对于沟槽824的方向或者深度彼此分别交叠。因此，交叠沟槽栅控结构820的形成降低了MOSFET 800的米勒电容并且提高了切换速度。
应当特别注意，在图9所示的和上述的实施例中，开关电极820a具有凸起下表面821a，而屏蔽电极820b具有凹陷上表面821b，凹陷上表面821b的凹度和凸起下表面821的凸度使得开关和屏蔽电极820a和820b相对于沟槽824的方向和深度彼此分别交叠。然而，应当理解，MOSFET 800能够被另外地加以构建，例如使开关电极820a具有凹陷下表面821a，而屏蔽电极820b具有凸起上表面821b，凸起上表面821b的凸度和凹陷下表面821的凹度使得开关和屏蔽电极820a和820b相对于沟槽824的方向和深度彼此分别交叠，借此形成交叠沟槽栅控结构。
在图2所示的实施例中，开关电极120a的侧壁142和屏蔽电极120b的顶帽部分144在沟槽124的轴向或者深度方向上彼此至少部分交叠，借此提供交叠栅电极结构。然而，应当理解，MOSFET 100的栅能够被另外地加以构建，例如使开关电极具有顶帽或者突出部分而屏蔽电极具有凹陷，借此提高类似的交叠栅电极结构，也就是大体上MOSFET 100的栅120上下倒置的形式。
尽管本发明通过其优选设计加以说明，但是本发明能够在其公开的精神和范围内进行进一步的修改。因此，本专利申请意图覆盖本发明的任何变型、应用或者改装，其使用的是本文所公开的一般原理。进一步，本专利申请意图覆盖本公开的如下修改，其来自于已知的或者传统的技术实践，其中本发明适合于该实践并且属于附属权利要求的范围。
Claims (23)
1.一种半导体器件的栅结构，所述半导体器件具有漏区、阱区和源区，所述栅结构包括：
一个屏蔽电极，所述屏蔽电极的各个部分与所述漏区和所述阱区水平共面，第一电介质层位于所述屏蔽电极与所述漏区和阱区之间；
一个开关电极，所述开关电极的各个部分与所述阱区和所述源区水平共面，第二电介质层位于所述开关电极与所述阱区和源区之间；和
第三电介质层，其位于所述屏蔽电极与所述开关电极之间。
2.根据权利要求1的栅结构，其中所述第二和第三电介质层是相同的电介质材料层。
3.根据权利要求1的栅结构，其中所述第一和第二电介质层是相同的电介质材料层。
4.根据权利要求1的栅结构，其中所述开关电极的一部分和所述屏蔽电极的一部分共面。
5.根据权利要求1的栅结构，其中所述开关电极的一部分、所述屏蔽电极的一部分以及所述阱区的一部分共面。
6.根据权利要求5的栅结构，其中所述开关电极的一部分、所述屏蔽电极的一部分以及所述阱区的一部分共面的面大体上是水平的。
7.根据权利要求5的栅结构，其中所述开关电极的一部分、所述屏蔽电极的一部分以及所述阱区的一部分共面的面大体上是垂直的。
8.根据权利要求1的栅结构，其中所述开关电极和所述屏蔽电极的每一个包含各自的导电材料层。
9.根据权利要求1的栅结构，其中所述第一、第二和第三电介质层包含氧化物。
10.一种具有基片的半导体器件，所述半导体器件包括：
一个阱区，其具有第一导电类型并且位于所述基片上；
一个源区，其限定在所述阱区内，所述源区具有第二导电类型；
一个漏区，其与所述阱区相邻，所述漏区具有所述第二导电类型；
一个栅结构，其包括一个屏蔽电极和一个开关电极，所述屏蔽电极的各个部分与所述漏区以及所述阱区水平共面，第一电介质层位于所述屏蔽电极与所述漏区和阱区之间，所述开关电极的各个部分与所述阱区以及所述源区水平共面，第二电介质层位于所述开关电极与所述阱区和源区之间，第三电介质层位于所述屏蔽电极与所述开关电极之间。
11.根据权利要求10的半导体器件，其中所述器件被构建成垂直MOSFET，并进一步包括一个沟槽，其至少部分地被所述阱区限定并与所述源区相邻，所述栅结构位于所述沟槽内。
12.根据权利要求11的半导体器件，其中所述屏蔽电极和所述开关电极沿着所述沟槽的深度方向的一部分彼此交叠。
13.根据权利要求12的半导体器件，其中所述屏蔽电极包括一个顶帽部分，所述开关电极具有侧壁，该所述侧壁限定了一个凹陷，所述顶帽部分至少部分地位于所述凹陷中，从而所述侧壁沿着所述沟槽的深度尺寸的一部分与所述顶帽部分交叠。
14.根据权利要求13的半导体器件，其中所述侧壁在所述沟槽内深度的预定范围上与所述顶帽部分交叠，所述深度的预定范围相应于且邻近所述阱区。
15.根据权利要求12的半导体器件，其中所述屏蔽电极具有一个凸起上表面，所述开关电极具有一个凹陷下表面，所述凹陷下表面大体上与所述凸起上表面互补，从而所述开关电极和所述屏蔽电极沿着所述沟槽深度尺寸的一部分彼此交叠。
16.根据权利要求15的半导体器件，其中所述开关电极和所述屏蔽电极在所述沟槽深度的预定范围上彼此交叠，所述深度的预定范围相应于并邻近所述阱区。
17.根据权利要求12的半导体器件，其中所述屏蔽电极具有一个凹陷上表面，所述开关电极具有一个凸起下表面，所述凸起下表面大体上与所述凹陷上表面互补，从而所述开关电极和所述屏蔽电极沿着所述沟槽深度尺寸的一部分彼此交叠。
18.根据权利要求15的半导体器件，其中所述开关电极和所述屏蔽电极在所述沟槽深度的预定范围上彼此交叠，所述深度的预定范围相应于并邻近所述阱区。
19.根据权利要求10的半导体器件，其中所述器件被构建成垂直MOSFET，所述开关电极至少部分地位于所述源区和阱区之上，所述屏蔽电极至少部分地位于所述阱区和漏区之上。
20.根据权利要求19的半导体器件，其中所述屏蔽电极和所述开关电极在所述阱区上彼此交叠。
21.根据权利要求10的半导体器件，其中所述器件被构建成侧面MOSFET，所述开关电极至少部分地位于所述源区和阱区之上，所述屏蔽电极至少部分地位于所述阱区和漏区之上。
22.根据权利要求21的半导体器件，其中所述屏蔽电极和所述开关电极在所述阱区上彼此交叠。
23.一种制造半导体器件的工艺，包括：
在半导体的阱区中蚀刻出一个沟槽，所述沟槽与半导体的源区相邻；
以第一电介质层衬垫沟槽的壁和底部；
沉积第一导电材料层；
蚀刻第一导电材料层从而形成一个屏蔽电极；
蚀刻第一电介质层；
在屏蔽电极之上和沟槽的壁之上沉积第二电介质层；以及
在所述沟槽中的所述第二电介质层上沉积一个开关电极。
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