CN117293180A - 一种屏蔽栅沟槽vdmos器件及其制备方法 - Google Patents

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Abstract

本发明提出了一种屏蔽栅沟槽VDMOS器件及其制备方法，器件包括：衬底，中间层，半绝缘层，栅极层；中间层布置于衬底的上侧，包括漂移层以及源极层；漂移层布置于衬底，漂移层的上侧布设有源极层；其中，在中间层中形成有至少一个沟槽；半绝缘层设于沟槽内部，与漂移层接触，并具有电阻率；栅极层，设于沟槽内，靠近源极层，并与半绝缘层的上表面接触。本发明通过对沟槽内结构的改进，提高了器件耐压能力。

Description

一种屏蔽栅沟槽VDMOS器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种屏蔽栅沟槽VDMOS(VerticalDouble-DiffusedMetal-Oxide-Semiconductor，垂直型双扩散金属氧化物半导体场效应晶体管)器件及其制备方法。
背景技术
在现代电子领域中，随着能源需求的不断增长和电子设备的多样化应用，功率半导体器件的发展变得愈发关键。这些器件在能源转换、电动机驱动、电源管理等领域扮演着重要角色。然而，高电压、高功率应用对半导体器件提出了更严峻的要求，传统的设计和制造技术逐渐显示出其局限性。在这一背景下，屏蔽栅沟槽VDMOS(Vertical Double-DiffusedMetal-Oxide-Semiconductor)等新型功率器件设计不断涌现，旨在克服传统器件的限制，提供更高效率、更可靠的解决方案。
屏蔽栅沟槽VDMOS是一种新型的功率MOSFE(Metal-Oxide-Semiconductor Field-EffectTransistor,金属氧化物场效应晶体管)，相比传统的VDMOS结构，分离栅VDMOS在栅极设计上进行了改进，栅极上采用了分离结构，分别与源极相连的屏蔽栅和控制栅，其中屏蔽栅将控制栅与漏极分割，这种分离结构能够降低栅源电容和栅漏电容之间的耦合，从而减少开关过程中的功耗和噪声。屏蔽栅沟槽VDMOS在满足高电压、高功率需求的同时，通过创新的结构和制造方法，为电力电子领域带来了新的发展机遇，其在能源转换、电动驱动等领域的广泛应用前景值得期待。
然而，屏蔽栅沟槽VDMOS相比传统沟槽VDMOS具有较低的导通电阻，是由于其纵向电场调制效应。普通沟槽VDMOS当器件反向击穿时，纵向电场在PN结处最大；屏蔽栅沟槽VDMOS器件击穿时，纵向电场有两个峰值，一个在PN结处，另外一个在沟槽底部，这种电场分布可以极大提高器件耐压，进而降低器件导通电阻。
这种双峰电场现象使得屏蔽栅沟槽VDMOS反向击穿时会有击穿电压蠕动，即器件反向击穿时，随着时间的增大，器件击穿电压有逐渐降低的现象。原因在于沟槽底部的电场过大有关系，由于沟槽底部的强电场，热空穴获得足够多的能量，越过势垒进入氧化层中，氧化层中陷阱电荷比较多，这部分热空穴被固定，类似氧化层表面存在正的固定电荷，引起沟槽内体硅电场的改变，使得沟槽的屏蔽效果减弱，体硅不能完全耗尽，是最大电场值转移到PN结处，器件击穿电压下降。
发明内容
本发明要解决的技术问题是，如何针对于上述技术问题，提高器件耐压能力；有鉴于此，本发明提供一种屏蔽栅沟槽VDMOS器件以及制备方法。
本发明采用的技术方案是，一种屏蔽栅沟槽VDMOS器件，包括：
衬底；
中间层，布置于所述衬底的上侧，包括漂移层以及源极层；所述漂移层布置于所述衬底，所述漂移层的上侧布设有源极层；其中，在所述中间层中形成有至少一个沟槽；
半绝缘层，设于所述沟槽内部，与所述漂移层接触，并具有电阻率；
栅极层，设于所述沟槽内，靠近所述源极层，并与所述半绝缘层的上表面接触。
在一个实施方式中，所述半绝缘层为多晶硅层，采用LPCVD(LPCVD--Low PressureChemical Vapor Deposition，低压力化学气相沉积法)工艺，电阻率在1012-1017Ω·cm。
在一个实施方式中，所述半绝缘层厚度在0.1-0.5um之间。
在一个实施方式中，所述半绝缘层布置于所述沟槽的底部；或者布置于所述沟槽的底部以及两侧。
在一个实施方式中，所述源极层包括：
构成器件源极的第一源极层以及第二源极层，，其中靠近所述漂移层的一侧为第一源极层；所述第一源极层以及所述第二源极层的表面彼此相连。
在一个实施方式中，所述器件还包括：
填充隔离层，设于所述半绝缘层的内侧。
在一个实施方式中，所述填充隔离层的材质包括二氧化硅、氮化硅。
在一个实施方式中，所述源极层与所述栅极层之间还设置有薄栅氧化层。
在一个实施方式中，所述衬底、所述漂移层、所述第二源极层为N型，所述第一源极层为P型；或者所述衬底、所述漂移层、所述第二源极层为P型，所述第一源极层为N型。
本发明的另一方面还提供了一种屏蔽栅沟槽VDMOS器件的制备方法，包括：
步骤S1，在衬底上布置漂移层，并在所述漂移层的表面生长硬掩膜层；
步骤S2，刻蚀部分所述硬掩膜层，并将图形转移到所述硬掩膜层上，去除剩余光刻胶后，进行沟槽刻蚀；
步骤S3，在所述沟槽内，淀积半绝缘层，其中，所述半绝缘层为多晶硅层；
步骤S4，在所述沟槽内，淀积填充隔离层，以覆盖所述沟槽的底部以及部分侧壁，同时剥离所述硬掩膜层的剩余部分；
步骤S5，去除所述侧壁中所述半绝缘层的暴露部分，其中，所述沟槽内的剩余的所述半绝缘层的与所述填充隔离层的高度差小于0.3um；
步骤S6，在所述沟槽侧壁的暴露部分以及所述漂移层的表面生长薄栅氧化层；
步骤S7，在所述沟槽内淀积栅极层，并去除所述漂移层表面部分的所述薄栅氧化层；
步骤S8，分别进行第一源极层以及第二源极层的离子注入，退火推进；其中，所述衬底、所述漂移层、所述第二源极层为N型，所述第一源极层为P型；或者所述衬底、所述漂移层、所述第二源极层为P型，所述第一源极层为N型。
相较于现有技术，本发明至少具备以下优点：
本发明提供的屏蔽栅沟槽VDMOS器件，可以达到提高器件耐压的目的，具体地，当器件处于反向阻断状态时：漏极高电位，栅极和源极零电位，半绝缘层上部与栅极相连，底部与漂移区相连，电阻的纵向电位分布均匀，同时由于高阻半绝缘层侧面与漂移区相连，均匀分布的纵向电阻电位对沟槽内漂移区电场有一定的调制作用，并且相比于传统屏蔽栅沟槽调制更加均匀，耐压更高，可以达到同样提高器件耐压的目的。
并且，由于半绝缘层存在，当器件处于反向击穿时，底部峰值电场产生的热空穴进入到半绝缘层中，这些热空穴不会像传统结构那样被束缚在固定区域，而是在电阻中由高压区域移动到低压区域，最终被电阻中的电子中和掉，使其失去影响沟槽内漂移区电场的作用，可以有效避免击穿电压蠕变现象。
附图说明
图1为传统屏蔽栅沟槽VDMOS器件结构示意图；
图2为传统屏蔽栅沟槽VDMOS器件击穿热空穴进入氧化层的原理示意图；
图3为根据本发明实施例的屏蔽栅沟槽VDMOS器件的结构示意图；
图4为根据本发明实施例的提出的新型屏蔽栅沟槽VDMOS器件的电路模型示意图；
图5为根据本发明另一个实施例的屏蔽栅沟槽VDMOS器件的结构示意图；
图6为根据本发明实施例的屏蔽栅沟槽VDMOS器件的制备方法流程图；
图7为根据本发明实施例的在漂移层上生长硬掩膜层的示意图；
图8为根据本发明实施例的光刻以及沟槽刻蚀示意图；
图9为根据本发明实施例的淀积半绝缘层的示意图；
图10为根据本发明实施例的去除底部半绝缘层的示意图；
图11为根据本发明实施例的在沟槽内的填充氧化层的示意图；
图12为根据本发明实施例的去除暴露部分半绝缘层的示意图；
图13为根据本发明实施例的在沟槽以及表面生长薄栅氧化层的示意图；
图14为根据本发明实施例的在沟槽内淀积栅极层的示意图。
附图标记
101-衬底，102-漂移层，103-第一源极层，104-第二源极层，201-厚场氧化层，202-隔离氧化层，203-薄栅氧化层，204-填充隔离层，205-硬掩膜层；301-多晶硅屏蔽栅，302-栅极层，401-半绝缘层。
具体实施方式
为更进一步阐述本发明为达成预定目的所采取的技术手段及功效，以下结合附图及较佳实施例，对本发明进行详细说明如后。
在附图中，为了便于说明，已稍微夸大了物体的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、整体、步骤、操作、元件和/或部件，但不排除存在或附加有一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可以”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
如在本文中使用的，用语“基本上”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
除非另外限定，否则本文中使用的所有用语(包括技术用语和科学用语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，用语(例如在常用词典中定义的用语)应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不被以理想化或过度正式意义解释，除非本文中明确如此限定。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了便于理解，下面对现有技术进行简要介绍。
传统屏蔽栅沟槽VDMOS如图1所示，所绘制的是一个元胞结构，衬底101具体是高掺杂N型衬底层，底部作为器件漏极，漂移层102具体是低掺杂外延层，这部分来承担器件反向耐压，第一源极层103具体地是P型掺杂区域，第二源极层104具体是N+源极重掺杂层，其中第一源极层103与第二源极层104表面相连，构成器件的源极。沟槽内填充有厚场氧化层201，沟槽栅与屏蔽栅之间设置有隔离氧化层202，源极层与栅极层302之间为薄栅氧化层203。多晶硅屏蔽栅301，与源极相连，栅极层302具体是器件多晶硅栅极，控制器件的导通和关闭。
传统屏蔽栅器件处于反向击穿状态时，纵向电场有两个峰值，一个是第一源极层103P型区域与漂移层102N型区域交接处，另外一个是厚场氧化层201的底部与漂移层102层交接处位置，这两个位置由于强电场作用都有较高的碰撞电离率。PN结处碰撞电离产生的空穴电子很快分别被第一源极层103P区和漂移层102N型区抽取，最后电极位置复合掉；而在沟槽底部碰撞产生的空穴在强电场作用下，进入到厚场氧化层201中。
如图2所示，这些游离的热空穴容易被氧化层中的陷阱电荷固定束缚住，很难再移动，这些正电荷引起沟槽内电场分布变化，导致器件屏蔽作用减弱，表面电场增强，器件电压下降，这就是击穿蠕变现象，即随着击穿时间的增大，器件击穿电压逐步降低。
为了针对上述现象，本发明的第一实施例提供了一种屏蔽栅沟槽VDMOS器件，如图3所示，包括：
衬底101；
中间层，布置于衬底101的上侧，包括漂移层102以及源极层；漂移层102布置于衬底101，漂移层102的上侧布设有源极层；其中，在中间层中形成有至少一个沟槽；
半绝缘层401，设于沟槽内部，与漂移层102接触，并具有电阻率；
栅极层302，设于沟槽内，靠近源极层，并与半绝缘层401的上表面接触。
可结合图3，下面将对本发明提供的器件进行详细说明。
本实施例中，衬底101的底部作为器件漏极。
本实施例中，半绝缘层401为多晶硅层，采用LPCVD(LPCVD--LowPressureChemical Vapor Deposition，低压力化学气相沉积法)工艺，电阻率在1012-1017Ω·cm。
本实施例中，半绝缘层401厚度在0.1-0.5um之间。
本实施例中，源极层具体包括：构成器件源极的第一源极层103以及第二源极层104，其中靠近漂移层102的一侧为第一源极层103；第一源极层103以及第二源极层104的表面彼此相连。
本实施例中，器件还包括：填充隔离层204，设于半绝缘层401的内侧。
本实施例中，填充隔离层204的材质包括二氧化硅、氮化硅。
本实施例中，源极层与栅极层302之间还设置有薄栅氧化层203。
本实施例中，衬底101、漂移层102、第二源极层104为N型，第一源极层103为P型；或者衬底101、漂移层102、第二源极层为P型104，第一源极层103为N型。
本实施例中，可再次参考图3，相比于传统屏蔽栅结构，主要是沟槽内填充物质的改变，具体地，半绝缘层401具体是SIPOS半绝缘多晶硅层，具有较高的电阻率，电阻率在1012-1017Ω·cm，并设置有填充隔离层204，其中半绝缘层401层与器件的栅极层302层接触。
本实施例的原理图如图4所示，其等效于在栅极漏极之间增加一个大电阻R，作为沟槽底部热载流子的泄放路径，这个电阻值R由半绝缘层401的电阻率决定，其阻值在109-1012Ω之间。
在一个可能的实施方式中，如图5所示，半绝缘层401可以布置于沟槽的底部；或者也可以呈U型，布置于沟槽的底部以及两侧。
本发明提出的屏蔽栅沟槽VDMOS器件同样可以达到提高器件耐压的目的，当器件处于反向阻断状态时：漏极高电位，栅极和源极零电位，半绝缘层401上部与栅极层302相连，底部与漂移区102相连，电阻的纵向电位分布均匀，同时由于高阻半绝缘层401侧面与漂移区102相连，均匀分布的纵向电阻电位对沟槽内漂移区102N型漂移区电场有一定的调制作用，并且相比于传统屏蔽栅沟槽调制更加均匀，耐压更高，可以达到同样提高器件耐压的目的。
并且，由于半绝缘层401的存在，当器件处于反向击穿时，底部峰值电场产生的热空穴进入到半绝缘层401中，这些热空穴不会像传统结构那样被束缚在固定区域，而是在电阻中由高压区域移动到低压区域，最终被电阻中的电子中和掉，使其失去影响沟槽内漂移区102电场的作用，可以有效避免击穿电压蠕变现象。
类似地，本发明的第二实施例提供了一种屏蔽栅沟槽VDMOS器件的制备方法，用于制备如图3或图5所示的屏蔽栅沟槽VDMOS器件，可参考附图6，方法具体包括：
步骤S1，如图7所示，在衬底101上布置漂移层102，并在漂移层的表面生长硬掩膜层205，作为下一步沟槽刻蚀的阻挡层，硬掩膜层205的材料可以是二氧化硅、氮化硅等介电材料，也可以是两种材料或者多种材料的混合层；
步骤S2，如图8所示，可以利用干法刻蚀刻蚀掉刻蚀部分硬掩膜层205，并将图形转移到硬掩膜层205上，去除剩余光刻胶后，进行沟槽刻蚀，其中，沟槽深度1-10um，宽度0.4-3um；
步骤S3，如图9所示，在沟槽内，采用LPCVD淀积半绝缘层401，并且去除半绝缘层401位于漂移层102表面的部分，其中，半绝缘层401为多晶硅层，其电阻率在1012-1017Ω·cm，电阻主要由多晶硅的含氧量决定，氧气含量越大电阻越大，SIPOS厚度0.1-0.5um；
在一个可能的实施方式中，可以去除半绝缘层401位于底部的部分，如图10所示，也可以不去除该部分半绝缘层401，使得半绝缘层401呈“U”形位于器件之中。
步骤S4，如图11所示，在沟槽内，可以采用HDP(High DensityPlasma，高密度等离子体)方式淀积填充隔离层204，以覆盖沟槽的底部以及部分侧壁，同时剥离硬掩膜层205的剩余部分；
步骤S5，如图12所示，可以采用湿法或者干法去除侧壁中半绝缘层401的暴露部分，其中，沟槽内的剩余的半绝缘层401的与填充隔离层204的高度可以一致，也可以存在高度差，高度差需小于0.3um；
步骤S6，如图13所示，在沟槽侧壁的暴露部分以及漂移层102的表面生长薄栅氧化层203，具体可以采用热生长的方式；
步骤S7，如图14所示，在沟槽内淀积栅极层302，并反刻，去除漂移层102表面部分的薄栅氧化层203；
步骤S8，分别进行第一源极层103以及第二源极层104的离子注入，退火推进，以完成对如图3或是图5中的器件制备；其中，衬底101、漂移层102、第二源极层104为N型，第一源极层103为P型；或者衬底101、漂移层102、第二源极层104为P型，第一源极层103为N型。
具体地，P型杂质，可以是B、AL等；N型杂质，可以是磷、砷等。
通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图示仅是提供参考与说明之用，并非用来对本发明加以限制。

Claims (10)

1.一种屏蔽栅沟槽VDMOS器件，其特征在于，包括：
衬底；
中间层，布置于所述衬底的上侧，包括漂移层以及源极层；所述漂移层布置于所述衬底，所述漂移层的上侧布设有源极层；其中，在所述中间层中形成有至少一个沟槽；
半绝缘层，设于所述沟槽内部，与所述漂移层接触，并具有电阻率；
栅极层，设于所述沟槽内，靠近所述源极层，并与所述半绝缘层的上表面接触。
2.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述半绝缘层为多晶硅层，采用LPCVD工艺，电阻率在1012-1017Ω·cm。
3.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述半绝缘层厚度在0.1-0.5um之间。
4.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述半绝缘层布置于所述沟槽的底部；或者布置于所述沟槽的底部以及两侧。
5.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述源极层包括：
构成器件源极的第一源极层以及第二源极层，，其中靠近所述漂移层的一侧为第一源极层；所述第一源极层以及所述第二源极层的表面彼此相连。
6.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述器件还包括：
填充隔离层，设于所述半绝缘层的内侧。
7.根据权利要求6所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述填充隔离层的材质包括二氧化硅、氮化硅。
8.根据权利要求1所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述源极层与所述栅极层之间还设置有薄栅氧化层。
9.根据权利要求5所述的屏蔽栅沟槽VDMOS器件，其特征在于，所述衬底、所述漂移层、所述第二源极层为N型，所述第一源极层为P型；或者所述衬底、所述漂移层、所述第二源极层为P型，所述第一源极层为N型。
10.一种屏蔽栅沟槽VDMOS器件的制备方法，其特征在于，包括：
步骤S1，在衬底上布置漂移层，并在所述漂移层的表面生长硬掩膜层；
步骤S2，刻蚀部分所述硬掩膜层，并将图形转移到所述硬掩膜层上，去除剩余光刻胶后，进行沟槽刻蚀；
步骤S3，在所述沟槽内，淀积半绝缘层，其中，所述半绝缘层为多晶硅层；
步骤S4，在所述沟槽内，淀积填充隔离层，以覆盖所述沟槽的底部以及部分侧壁，同时剥离所述硬掩膜层的剩余部分；
步骤S5，去除所述侧壁中所述半绝缘层的暴露部分，其中，所述沟槽内的剩余的所述半绝缘层的与所述填充隔离层的高度差小于0.3um；
步骤S6，在所述沟槽侧壁的暴露部分以及所述漂移层的表面生长薄栅氧化层；
步骤S7，在所述沟槽内淀积栅极层，并去除所述漂移层表面部分的所述薄栅氧化层；
步骤S8，分别进行第一源极层以及第二源极层的离子注入，退火推进；其中，所述衬底、所述漂移层、所述第二源极层为N型，所述第一源极层为P型；
或者所述衬底、所述漂移层、所述第二源极层为P型，所述第一源极层为N型。
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