CN114141621A - 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 38
- 238000002360 preparation method Methods 0.000 title claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003912 environmental pollution Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
本发明公开一种具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法。该具有分裂栅的载流子存储槽栅双极型晶体管包括：N‑掺杂的硅衬底，其形成有P型阱区和载流子存储层，其中载流子存储层位于P型阱区下方；沟槽，贯穿所述P型阱区和载流子存储层；第一栅氧层形成在所述沟槽底部和侧壁上，第一多晶硅层覆盖第一栅氧层并填充沟槽下部；第二栅氧层形成在所述第一多晶硅层和沟槽上部侧壁上，第二多晶硅层覆盖第二栅氧层并填充沟槽上部；P+区形成在P阱区的上部边缘，N+区形成在P阱区的上部中间区域；第三多晶硅层，形成在所述P+区上方；第四氧化层，覆盖器件上表面；背部P阱区，形成在硅衬底底部；背部N阱区位于背部P阱区上方。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法。
背景技术
电力电子设备是电力电子技术发展与进步的基础。高性能电力电子设备可以节省电能，从而节省化石能源并减少环境污染。绝缘栅双极型晶体管(IGBT)是MOSFET控制的双极结型晶体管(BJT)，它结合了功率MOSFET的高频特性和BJT的低导通压降优点，具有高输入阻抗和低开关损耗等特点。目前IGBT已经成为能源转换与传输的核心器件，是电力电子装置的“CPU”。
尽管IGBT具有处理高电压和大电流的特性，但由于N-漂移区存在大量多余的载流子，因此它在关闭时会出现电流拖尾现象。相应地，IGBT导通压降与关断时间(或关断功耗)之间存在折衷关系。载流子存储槽栅双极型晶体管(CSTBT)结构极大的优化器件的这一折衷关系，成为IGBT器件发展史的一大突破。但是CSTBT的P体区域下方的载流子存储层(CS层)在导通状态下抑制了阴极侧空穴的聚集，从而提高了CSTBT在阴极侧的空穴浓度和电导率调制。但是沟槽底部的存在使栅极与集电极的耦合面积比平面器件更多。随着沟槽栅单元尺寸的不断缩小，寄生电容逐渐增加，动态损耗不断增加，这限制了CSTBT在中高频领域中的应用。
发明内容
本发明公开一种具有分裂栅的载流子存储槽栅双极型晶体管制备方法，包括以下步骤：在N-掺杂的硅衬底上通过P型离子注入形成P型阱区；刻蚀形成沟槽，生长第一氧化层作为第一栅氧层，使其覆盖所述沟槽表面并延伸覆盖所述P型阱区表面；淀积第一多晶硅层，使其覆盖所述沟槽表面的第一氧化层，并完全填充沟槽，对第一多晶硅层进行刻蚀，在沟槽内保留一定厚度的第一多晶硅层；在第一多晶硅层表面生长第二氧化层作为第二栅氧层，使其覆盖第一氧化层表面；在第二氧化层表面淀积第二多晶硅层，使其覆盖第二氧化层，并完全填充沟槽，对第二多晶硅层进行化学机械抛光，使其上表面与第二氧化层的上表面相持平；刻蚀所述第二氧化层，仅保留边缘处的第二氧化层，使所述第二多晶硅层和部分所述P型阱区表面露出，通过N型离子注入形成N+区，去除表面的第二氧化物层以露出衬底；通过高能N型离子注入在P型阱区下方形成载流子存储层；淀积第三氧化层覆盖衬底表面，刻蚀去除边缘处的第三氧化层以露出部分硅衬底，进行P型离子注入形成P+区；在所述P+区上方形成第三多晶硅层；生长第四氧化层，覆盖所述第三多晶硅层表面；通过P型离子注入形成背部P阱区，通过N型离子注入形成背部N阱区，其中背部P阱区位于底部，背部N阱区位于背部P阱区上方。
本发明的具有分裂栅的载流子存储槽栅双极型晶体管制备方法中，优选为，所述第一多晶硅层的上表面与所述P阱区的下表面接近。
本发明的具有分裂栅的载流子存储槽栅双极型晶体管制备方法中，优选为，所述高能N型离子注入的注入剂量为2×1013cm-2，能量为180KeV。
本发明还公开一种具有分裂栅的载流子存储槽栅双极型晶体管，包括：N-掺杂的硅衬底，其形成有P型阱区和载流子存储层，其中载流子存储层位于P型阱区下方；沟槽，贯穿所述P型阱区和载流子存储层；第一栅氧层形成在所述沟槽底部和侧壁上，第一多晶硅层覆盖第一栅氧层并填充沟槽下部；第二栅氧层形成在所述第一多晶硅层和沟槽上部侧壁上，第二多晶硅层覆盖第二栅氧层并填充沟槽上部；P+区形成在P阱区的上部边缘，N+区形成在P阱区的上部中间区域；第三多晶硅层，形成在所述P+区上方；第四氧化层，覆盖器件上表面；背部P阱区，形成在硅衬底底部；背部N阱区位于背部P阱区上方。
本发明的具有分裂栅的载流子存储槽栅双极型晶体管中，优选为，所述第一多晶硅层的上表面与所述P阱区的下表面接近。
有益效果：
通过将CSTBT的沟槽栅极分裂成上下两个部分，底部电极连接直流正向电压，可以显著提高器件对空穴载流子的抑制能力，降低器件的导通压降。新型分裂栅CSTBT器件可以同时降低器件的密勒电容，降低器件的开关时间和开关损耗。同时器件导通压降和击穿电压的折衷关系得到优化，CSTBT的综合性能可以得到进一步的提升。
附图说明
图1是具有分裂栅的载流子存储槽栅双极型晶体管制备方法的流程图。
图2～图18是具有分裂栅的载流子存储槽栅双极型晶体管制备方法各步骤的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
图1是具有分裂栅的载流子存储槽栅双极型晶体管制备方法的流程图。如图1所示，具有分裂栅的载流子存储槽栅双极型晶体管制备方法包括如下步骤：
步骤S1：在N-掺杂(掺杂浓度为1×1016cm-3～5×1016cm-3)的硅衬底100上通过P型离子注入形成掺杂浓度为1×1016cm-3P型阱区101，所得结构如图2所示。
步骤S2：如图3所示，通过光刻胶作为掩蔽层刻蚀形成沟槽102，沟槽102贯穿P型阱区101。然后，生长第一氧化层103(如SiO2)作为第一栅氧层，使其覆盖沟槽102表面并延伸覆盖P型阱区101表面。图4中示出了形成第一栅氧层后的器件结构示意图。
步骤S3：在第一氧化层103表面淀积第一多晶硅层104，使其覆盖第一氧化层103，并完全填充沟槽，所得结构如图5所示。对第一多晶硅层104进行刻蚀，在沟槽内保留一定厚度的第一多晶硅层104，优选地，第一多晶硅层104的上表面接近P型阱区101的下表面，以保证上部栅极足够控制P型阱区使其反型，所得结构如图6所示。
步骤S4：在第一多晶硅层104表面生长第二氧化层105作为第二栅氧层，使其覆盖第一氧化层102表面。图7中示出了形成第二栅氧层后的器件结构示意图。
步骤S5：在第二氧化层105表面淀积第二多晶硅层106，使其覆盖第二氧化层105，并完全填充沟槽，所得结构如图8所示。对第二多晶硅层106进行化学机械抛光，以第二氧化层105为截止层，使第二多晶硅层106的上表面与第二氧化层105的上表面相持平，所得结构如图9所示。
步骤S6：以光刻胶107为掩蔽层对第二氧化层105进行刻蚀，仅保留边缘处的第二氧化层105，使第二多晶硅层106和部分P型阱区101表面露出。然后，进行N型离子注入在P型阱区101和第二多晶硅层106的上部分别形成掺杂浓度为5×1018cm-3的N+区108,109，所得结构如图10所示。
步骤S7，去除表面的第二氧化物层105以露出衬底，然后以光刻胶110作为阻止层对衬底中沟槽外的区域进行高能N型离子注入，在P型阱区101下方形成载流子存储层(CS)111，所得结构如图11所示。其中，高能N型离子注入的类型为磷，注入剂量为2×1013cm-2，能量为180KeV。
步骤S8，如图12～图14所示，淀积第三氧化层112使其覆盖衬底表面，形成掩膜层113，刻蚀去除边缘处的第三氧化层112以露出部分硅衬底，进行P型离子注入形成掺杂浓度为3×1018cm-3的P+区114。
步骤S9，淀积第三多晶硅层115，使其完全覆盖衬底表面即P+区114表面和第三氧化层112表面，所得结构如图15所示。刻蚀去除第三氧化层112上方的第三多晶硅层115，在P+区114上方保留第三多晶硅层115，所得结构如图16所示。
步骤S10，生长第四氧化层116，使其覆盖第三多晶硅层115表面，所得结构如图17所示。
步骤S11，通过P型离子注入形成背部P阱区117通过N型离子注入形成背部N阱区118，，所得结构如图18所示。其中，背部P阱区117位于底部，背部N阱区118位于背部P阱区117上方。至此完成了具有分裂栅的载流子存储槽栅双极型晶体管制备。
如图18所示，具有分裂栅的载流子存储槽栅双极型晶体管包括：N-掺杂的硅衬底100，其形成有P型阱区101和载流子存储层111，其中载流子存储层111位于P型阱区101下方；沟槽，贯穿P型阱区101和载流子存储层111；第一栅氧层103形成在沟槽底部和侧壁上，第一多晶硅层104覆盖第一栅氧层103并填充沟槽下部；第二栅氧层105形成在第一多晶硅层104上和沟槽上部侧壁上，第二多晶硅层106覆盖第二栅氧层105并填充沟槽上部；P+区114形成在P阱区101的上部边缘，N+区108,109形成在P阱区101的上部中间区域；第三多晶硅层115，形成在P+区114上方；第三氧化层112、第四氧化层116，覆盖器件上表面；背部P阱区117，形成在硅衬底100底部；背部N阱区118位于背部P阱区117上方。
本发明的具有分裂栅的载流子存储槽栅双极型晶体管的沟槽栅极被分裂成上下两部分，底部电极与正向直流偏压相连。与传统CSTBT相比，具有强的载流子存储效应，从而实现更低的导通压降。此外，密勒电容的降低提高了器件的开关速度，可以有效降低器件的开关损耗。CSTBT导通压降和关断损耗之间的折衷关系得到进一步优化，结果表明，在相同导通压降的情况下，新结构的密勒电容和关断损耗分别降低了42.7％和39.9％。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (5)
1.一种具有分裂栅的载流子存储槽栅双极型晶体管制备方法，其特征在于，包括以下步骤：
在N-掺杂的硅衬底上通过P型离子注入形成P型阱区；
刻蚀形成沟槽，生长第一氧化层作为第一栅氧层，使其覆盖所述沟槽表面并延伸覆盖所述P型阱区表面；
淀积第一多晶硅层，使其覆盖所述沟槽表面的第一氧化层，并完全填充沟槽，对第一多晶硅层进行刻蚀，在沟槽内保留一定厚度的第一多晶硅层；
在第一多晶硅层表面生长第二氧化层作为第二栅氧层，使其覆盖第一氧化层表面；
在第二氧化层表面淀积第二多晶硅层，使其覆盖第二氧化层，并完全填充沟槽，对第二多晶硅层进行化学机械抛光，使其上表面与第二氧化层的上表面相持平；
刻蚀所述第二氧化层，仅保留边缘处的第二氧化层，使所述第二多晶硅层和部分所述P型阱区表面露出，通过N型离子注入形成N+区，去除表面的第二氧化物层以露出衬底；
通过高能N型离子注入在P型阱区下方形成载流子存储层；
淀积第三氧化层覆盖衬底表面，刻蚀去除边缘处的第三氧化层以露出部分硅衬底，进行P型离子注入形成P+区；
在所述P+区上方形成第三多晶硅层；
生长第四氧化层，覆盖所述第三多晶硅层表面；
通过P型离子注入形成背部P阱区，通过N型离子注入形成背部N阱区，其中背部P阱区位于底部，背部N阱区位于背部P阱区上方。
2.根据权利要求1所述的具有分裂栅的载流子存储槽栅双极型晶体管制备方法，其特征在于，
所述第一多晶硅层的上表面与所述P阱区的下表面接近。
3.根据权利要求1所述的具有分裂栅的载流子存储槽栅双极型晶体管制备方法，其特征在于，
所述高能N型离子注入的注入剂量为2×1013cm-2，能量为180KeV。
4.一种具有分裂栅的载流子存储槽栅双极型晶体管，其特征在于，
包括：
N-掺杂的硅衬底，其形成有P型阱区和载流子存储层，其中载流子存储层位于P型阱区下方；
沟槽，贯穿所述P型阱区和载流子存储层；
第一栅氧层形成在所述沟槽底部和侧壁上，第一多晶硅层覆盖第一栅氧层并填充沟槽下部；
第二栅氧层形成在所述第一多晶硅层上和沟槽上部侧壁上，第二多晶硅层覆盖第二栅氧层并填充沟槽上部；
P+区形成在P阱区的上部边缘，N+区形成在P阱区的上部中间区域；
第三多晶硅层，形成在所述P+区上方；
第四氧化层，覆盖器件上表面；
背部P阱区，形成在硅衬底底部；背部N阱区位于背部P阱区上方。
5.根据权利要求4所述的具有分裂栅的载流子存储槽栅双极型晶体管，其特征在于，
所述第一多晶硅层的上表面与所述P阱区的下表面接近。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111477721.8A CN114141621A (zh) | 2021-12-06 | 2021-12-06 | 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111477721.8A CN114141621A (zh) | 2021-12-06 | 2021-12-06 | 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114141621A true CN114141621A (zh) | 2022-03-04 |
Family
ID=80384272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111477721.8A Pending CN114141621A (zh) | 2021-12-06 | 2021-12-06 | 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114141621A (zh) |
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-
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- 2021-12-06 CN CN202111477721.8A patent/CN114141621A/zh active Pending
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