CN115377213A - 一种沟槽型半导体装置及其制作方法 - Google Patents

一种沟槽型半导体装置及其制作方法 Download PDF

Info

Publication number
CN115377213A
CN115377213A CN202211306195.3A CN202211306195A CN115377213A CN 115377213 A CN115377213 A CN 115377213A CN 202211306195 A CN202211306195 A CN 202211306195A CN 115377213 A CN115377213 A CN 115377213A
Authority
CN
China
Prior art keywords
layer
polycrystalline
polycrystalline layer
grid
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211306195.3A
Other languages
English (en)
Other versions
CN115377213B (zh
Inventor
姜维宾
张茹
戎光荣
孔梓玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yantai Taixin Electronics Technology Co ltd
Original Assignee
Yantai Taixin Electronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yantai Taixin Electronics Technology Co ltd filed Critical Yantai Taixin Electronics Technology Co ltd
Priority to CN202211306195.3A priority Critical patent/CN115377213B/zh
Publication of CN115377213A publication Critical patent/CN115377213A/zh
Application granted granted Critical
Publication of CN115377213B publication Critical patent/CN115377213B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Thyristors (AREA)

Abstract

本发明涉及半导体制造领域，具体为一种沟槽型半导体装置及其制作方法，包括N‑漂移区及P‑体区；面向P‑体区由栅极氧化层与栅极多晶层、第一多晶层、第二多晶层构成的周期性沟槽结构；且第一多晶层、第二多晶层由多晶氧化层隔离；所述栅极多晶层与第一多晶层各自由一个相互独立的栅极pad进行驱动。本发明通过利用第一多晶层连接第二栅极吸收浮空区产生的位移电流，最大化降低位移电流对有效栅极驱动回路的影响，提高器件开启过程中的抗EMI特性，此外该正电势还会在开启过程中会吸引电子，起到增加发射极注入效率，降低开启损耗的作用；并利用第二多晶层连接发射极，与金属导电层等电势来加速器件在开关过程中的关断过程，降低关断损耗。

Description

一种沟槽型半导体装置及其制作方法
技术领域
本发明涉及一种沟槽型半导体装置及其制作方法，特别的是一种通过引入第二栅极来降低栅电容并可最大化提高器件抗EMI特性的沟槽型器件。
背景技术
在半导体功率器件的实际应用中，出于提高功率转换效率，降低器件的无效损耗，例如器件的寄生开通效应，即由于器件的抗EMI特性较差，在开启过程中由于器件的dV/dt数值较高，Cgc较大，往往会引起对管的误开通（如公式1：
Figure 790631DEST_PATH_IMAGE001
，当△Vge大于Vth时即会发生），增加了实际电路工作中器件整体的开关损耗，降低了功率转换效率。
这一现象通常在采用载流子注入增强技术的IGBT（学术文献1：Kitagawa M ,Omura I , Hasegawa S , et al. A 4500 V injection enhanced insulated gatebipolar transistor (IEGT) operating in a mode similar to a thyristor[C]//International Electron Devices Meeting. IEEE, 2002.）中出现。该结构抗EMI特性较差的原因一方面在于器件有效栅极沟槽易受来自不连接发射极的浮空区内位移电流（由浮空区电势变化产生）的干扰，使得器件栅极电阻丧失对器件dV/dt数值的控制，另外一方面，器件采取的两个有效栅沟槽驱动两个有效沟道的方式，导致器件的Cgc（栅电容）较大，即最终表现为对管的△Vge较大，器件的无效损耗增加。
在实际应用中，人们期望功率器件能表现出较好的抗EMI特性，或者为栅阻对器件开启过程中dV/dt数值的控制能力（随栅阻值增加，dV/dt数值降低）以及Cgc数值相对较小。
为了实现较好的抗EMI特性，同时维持较低的开关损耗，三菱公司首先利用单个有效沟槽驱动两个有效沟道的方式降低器件的Cgc，其次采取虚设分裂多晶沟槽，取消浮空区的方式来屏蔽浮空区位移电流，并在分裂多晶沟槽的上半部连接发射极降低关断损耗，下半部连接栅极，适当增加米勒电容，延长开通时间，降低开启过程中dV/dt数值，如文献：
学术文献2：K. Konishi, K. Nishi, K. Sako and A. Furukawa, "Split-Dummy-Active CSTBT™ for Improving Recovery dV/dt and Turn-on Switching LossTradeoff," 2022 IEEE 34th International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2022, pp. 273-276, doi: 10.1109/ISPSD49238.2022.9813634.
该文献提出的改进器件开启dV/dt，提高器件抗EMI特性的为在有效栅极沟槽旁设置伪沟槽，且该伪沟槽分为两部分，一部分为接发射极的上半部多晶，一部分为接栅极的底部多晶，中间由氧化层隔离。通过连接发射极，上半部分多晶在器件关断过程中，可吸收背面注入产生的额外载流子，提高关断速度，降低关断损耗。另外的，作为底部多晶，接入栅极，则会在器件导通中，适当增加米勒电容，延长开通时间，降低器件开启过程中的dV/dt。
其缺点在于该器件的分裂多晶沟槽的底部多晶仍然与有效栅极处于同一驱动回路，Cgc整体数值虽较传统结构小但优化幅度有限，起不到最大化降低对管△Vge数值，即器件的开关损耗增加。
为了提高器件的抗EMI特性，降低器件的关断损耗，有学者指出，可以通过设置伪沟槽，并在伪沟槽中接入第二栅极，第二栅极的关断信号较于有效栅极的关断信号有一定延迟，来缓解有效沟槽底部关断过程中的电势变化，提高器件关断过程中dV/dt的栅阻控制性，降低同一栅阻值下dV/dt数值的大小，增强器件的抗EMI特性，如文献：
学术文献3： Iwakaji Y , Matsudai T , Sakano T , et al. Analysis ofdependence of dVCE/dt on turn-off characteristics with a 1200 V double-gateinsulated gate bipolar transistor[J]. Japanese Journal of Applied Physics,2021, 60。
学术文献3提供了设置伪沟槽，但是其缺点则在于为了实现第二栅极的驱动波形中的开启信号波形需与有效栅极的开启信号波形一致，关断信号波形则相较于有效栅极的关断信号波形有一定延迟这一功能，实际驱动电路较为复杂，第二栅极需额外的驱动芯片产生信号来保证其有效工作，引起驱动部分的成本成倍增加。
发明内容
为了克服上述现有技术汇总存在的上述问题，优化沟槽型半导体装置，增强器件的抗EMI特性，降低器件的导通损耗与开关损耗，本申请特别提出一种沟槽栅半导体装置及其制作方法。
为了实现上述技术效果，本发明将通过以下技术方案实现。
一种沟槽型半导体装置，包括N-漂移区及其上方的浅掺杂的P-体区；P-体区上方的重掺杂的P+发射极与N+发射极；P-体区下方的N+势垒层；面向P-体区由栅极氧化层与栅极多晶层、第一多晶层、第二多晶层构成的周期性沟槽结构；且第一多晶层、第二多晶层由多晶氧化层隔离；在N-漂移区背面则有P-集电极及保证器件耐压的N型场截止层；所述P-体区上方设有金属导电层并通过电极孔与P-体区相连，且金属导电层与栅极多晶层、第一多晶层、第二多晶层之间有介质层绝缘隔开；
所述栅极多晶层与第一多晶层各自由一个相互独立的栅极pad进行驱动。
进一步地，驱动栅极多晶层的栅极pad版图结构与驱动第一多晶层的栅极pad版图结构不同。由于第二多晶层的栅极Pad作用为引入高电平直流信号，不需要考虑类似有效栅极中栅极电阻引起的开关延时问题，因此Pad可也设置的偏小。
再进一步地，沟槽型半导体装置正常工作中接入两个栅极，其中第一栅极接入信号在实际应用中为矩形PWM波并与栅极多晶层相连，第二栅极则持续接入大于2V的正电势并与第一多晶层相连。
更进一步地，所述栅极多晶层、第二多晶层和第一多晶层为本征多晶硅，掺杂方式为注入掺杂或气体扩散。其中第二多晶层材料特性与第一多晶层材料特性相同，只是工艺顺序上存在不同，即先填充第一多晶层的本征多晶硅，然后刻蚀，氧化，再填充一次本征多晶硅，形成第二栅极。
更进一步地，第二栅极持续接入电压范围值为2V~30V。
进一步地，所述第二多晶层与发射极相连，并于金属导电层等电势，第一多晶层位于沟槽底部，第二多晶层位于沟槽表面，二者通过多晶氧化层隔离，多晶氧化层厚度范围在0.1μm ~1μm。
进一步地，栅极氧化层包裹的栅极多晶层、第一多晶层、第二多晶层构成的周期性的三沟槽结构，其沟槽之间的间距为500nm~15μm，沟槽深度为1μm ~6μm，沟槽宽度为0.5μm~2μm，结构周期为3μm ~50μm。
更进一步地，沟槽之间的间距为800nm~2μm，沟槽深度为5μm ~6μm，宽度为0.8μm ~1.2μm，结构周期为5μm ~9.6 m。
进一步地，所述位于沟槽底部的第一多晶层，填充沟槽底部后，厚度为0.1μm ~2μm。
进一步地，所述金属导电层的为Al，Cu，Ag或Al与Si的合金，厚度在1μm ~10μm。
一种沟槽型半导体装置的工艺顺序为：
A.在N-漂移区衬底的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；
B.通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口；
C.对衬底进行刻蚀，形成沟槽区域，然后通过干法刻蚀或者湿法刻蚀，去除硬膜氧化层；
D.通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；
E.通过干法刻蚀或湿法刻蚀，去除牺牲氧化层；
F.通过热氧化、LPCVD或PECVD的方法生长栅极氧化层，厚度在30nm ~500nm；
G.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层与第一多晶层；
H.光刻，带胶干法刻蚀，腐蚀第一多晶层，使其在部分沟槽区域内仅在底部存留，厚度在0.5μm ~2μm；
I.通过热氧化、LPCVD或PECVD的方法生长多晶氧化层，厚度在30nm ~1000nm；
J.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成第二多晶层，并进行回刻，去除沟槽区域外的器件表面的其他多晶；
K.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成N+势垒层，结深范围为3μm ~7μm；
L.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成浅掺杂的P-体区，结深范围为1μm ~4μm；
M.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的N+发射极；
N.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的P+发射极；
O. 在装置表面通过LPCVD或PECVD的方法，其温度范围在600℃~980℃，淀积介质层，再通过干法刻蚀或湿法刻蚀形成电极孔；
P. 在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅
留下金属导电层；
Q.在装置背面通过光刻，注入，激光退火，形成背面N型场截止层，P-集电极；本发明的有益效果为：
本发明在传统沟槽型半导体装置基础上，通过在有效栅极一侧引入伪沟槽，并将伪沟槽分裂为两部分：即底部多晶（第一多晶层）与顶部多晶（第二多晶层）通过多晶氧化层隔离，利用底部多晶接入第二栅极，吸收浮空区位移电流与电子，一方面最大化降低栅极电容数值，另一方面增加器件的发射极注入效率，降低器件的开通损耗；在顶部多晶接入发射极，与金属导电层等电势，一方面屏蔽位移电流，降低开启过程中dV/dt，另一方面可提高器件关断速度，降低关断损耗，最终实现最大化降低对管△Vge数值，减小器件工作过程中的无效损耗。同时第二栅极接入的直流高电平信号，在驱动电路中无需增加额外驱动芯片，只会略微增加驱动功率，对驱动电路的成本影响较小。与传统沟槽型及文献中半导体装置结构相比，在满足器件其他各项性能要求的条件下，导通损耗保持不变，开关损耗得到降低，最大化增强抗EMI特性。而在工艺流程中，与现有技术的区别主要在于第二多晶层的形成及对应版图中的第二栅极PAD的制作工序。
附图说明
图1是传统沟槽型半导体装置结构示意图。
图2是文献2中沟槽型半导体装置结构示意图。
图3是本发明沟槽型半导体装置结构示意图。
图4是文献3中有效栅极信号与第二栅极信号对比示意图。
图5是本发明中有效栅极信号与第二栅极信号对比示意图。
图6是传统，文献2，本发明中三种结构的导通曲线对比。
图7是传统，文献2，本发明中三种结构的栅阻与开关损耗曲线对比。
图8是传统，文献2，本发明中三种结构的栅阻与对管△Vge关系曲线对比。
图9是传统，文献2，本发明中三种结构的开关损耗与对管△Vge关系曲线对比。
图10是传统装置正面整体俯视图。
图11是本发明装置正面整体俯视图。
图12是本发明装置局部放大俯视图。
图13是本发明装置沿图12中10横截线的横截面示意图。
图14是本发明装置沿图12中11横截线的横截面示意图。
图15是本发明装置沿图12中12横截线的横截面示意图。
图16是本发明装置沿图12中13横截线的横截面示意图。
图17是本发明装置沿图12中14横截线的横截面示意图。
图18是工艺步骤A的最终效果图。
图19是工艺步骤B的最终效果图。
图20是工艺步骤C、D、E、F、G的最终效果图。
图21是工艺步骤H的最终效果图。
图22是工艺步骤I的最终效果图。
图23是工艺步骤J的最终效果图。
图24是工艺步骤K的最终效果图。
图25是工艺步骤L的最终效果图。
图26是工艺步骤M的最终效果图。
图27是工艺步骤N的最终效果图。
图28是工艺步骤O的最终效果图。
图29是工艺步骤P的最终效果图。
图30是工艺步骤Q的最终效果图。
附图中：100-N-漂移区，101-N+势垒层，102-P-体区，103-P+发射极，104-N+发射极，105-N型场截止层，106-P-集电极，201-栅极氧化层，202-多晶氧化层，301-栅极多晶层，302-第一多晶层，303-第二多晶层，401-介质层，501-金属导电层，502-电极孔。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种沟槽型半导体装置，包括N-漂移区100及其上方的浅掺杂的P-体区102；P-体区102上方的重掺杂的P+发射极103与N+发射极104；P-体区102下方的N+势垒层101；面向P-体区102由栅极氧化层201与栅极多晶层301、第一多晶层302、第二多晶层303构成的周期性沟槽结构；且第一多晶层302、第二多晶层303由多晶氧化层202隔离；在N-漂移区100背面则有P-集电极106及保证器件耐压的N型场截止层105；所述P-体区102上方设有金属导电层501并通过电极孔502与P-体区102相连，且金属导电层501与栅极多晶层301、第一多晶层302、第二多晶层303之间有介质层401绝缘隔开；
栅极多晶层301与第一多晶层302各自由一个相互独立的栅极pad进行驱动。
驱动栅极多晶层301的栅极pad版图结构与驱动第一多晶层302的栅极pad版图结构不同。由于第二多晶层的栅极Pad作用为引入高电平直流信号，不需要考虑类似有效栅极中栅极电阻引起的开关延时问题，因此Pad可也设置的偏小。
沟槽型半导体装置正常工作中接入两个栅极，其中第一栅极接入信号在实际应用中为矩形PWM波并与栅极多晶层301相连，第二栅极则持续接入大于2V的正电势并与第一多晶层302相连。
栅极多晶层301、第二多晶层303和第一多晶层302为本征多晶硅，掺杂方式为注入掺杂或气体扩散。其中第二多晶层材料特性与第一多晶层材料特性相同，只是工艺顺序上存在不同，即先填充第一多晶层的本征多晶硅，然后刻蚀，氧化，再填充一次本征多晶硅，形成第二栅极。
第二栅极持续接入电压范围值为2V~30V。
第二多晶层303与发射极相连，并于金属导电层501等电势，第一多晶层302位于沟槽底部，第二多晶层303位于沟槽表面，二者通过多晶氧化层202隔离，多晶氧化层202厚度范围在0.1μm ~1μm。
栅极氧化层201包裹的栅极多晶层301、第一多晶层302、第二多晶层303构成的周期性的三沟槽结构，其沟槽之间的间距为500nm~15μm，沟槽深度为1μm ~6μm，沟槽宽度为0.5μm ~2μm，结构周期为3μm ~50μm。优选的，沟槽之间的间距为800nm~2μm，沟槽深度为5μm~6μm，宽度为0.8μm ~1.2μm，结构周期为5μm ~9.6 m。
位于沟槽底部的第一多晶层302，填充沟槽底部后，厚度为0.1μm ~2μm。所述金属导电层501的为Al，Cu，Ag或Al与Si的合金，厚度在1μm ~10μm。
图1是传统沟槽型半导体装置示意图。图2是文献2中沟槽型半导体装置结构示意图，其在有效栅极沟槽（栅极多晶层301）旁设有伪分裂沟槽，伪分裂沟槽内部由第一多晶层302、第二多晶层303，多晶氧化层202构成，且第一多晶层302接入栅极，第二多晶层303接入发射极。
图4是文献3中有效栅极信号与第二栅极信号对比示意图，可以看到，其第二栅极信号相对第一栅极信号，区别在于关断中略有延迟。图5是本发明中有效栅极信号与第二栅极信号对比示意图，可以看到，其第二栅极信号为长期保持的正电势（可通过直流电源产生）。
图6是传统，文献2，本发明中三种结构的导通曲线对比，可以看到，三者的导通损耗基本一致。图7是传统，文献2，本发明中三种结构的栅阻与开关损耗关系曲线对比，可以看到，相同栅阻下，本发明的开关损耗为最小。图8是传统，文献2，本发明中三种结构的栅阻与对管△Vge关系曲线对比，可以看到本发明的对管△Vge稳定在3V左右，从未高于器件阈值。图9是传统，文献2，本发明中三种结构的开关损耗与对管△Vge关系曲线对比，可以看到，相同损耗下，本发明的对管△Vge为最小。
实施例2
如图18-图30所示，一种沟槽型半导体装置的工艺顺序为：
A.在N-漂移区衬底100的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；
B.通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口；
C.对衬底进行刻蚀，形成沟槽区域，然后通过干法刻蚀或者湿法刻蚀，去除硬膜氧化层；
D.通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；
E.通过干法刻蚀或湿法刻蚀，去除牺牲氧化层；
F.通过热氧化、LPCVD或PECVD的方法生长栅极氧化层201，厚度在30nm ~500nm；
G.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层301与第一多晶层302；
H.光刻，带胶干法刻蚀，腐蚀第一多晶层302，使其在部分沟槽区域内仅在底部存留，厚度在0.5μm ~2μm；
I.通过热氧化、LPCVD或PECVD的方法生长多晶氧化层202，厚度在30nm ~1000nm；
J.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成第二多晶层303，并进行回刻，去除沟槽区域外的器件表面的其他多晶；
K.光刻，带胶注入N型杂质，N型杂质优选为磷，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成N+势垒层101，结深范围为3μm ~7μm；
L.光刻，带胶注入P型杂质，P型杂质优选为硼，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成浅掺杂的P-体区102，结深范围为1μm ~4μm；
M.光刻，带胶注入N型杂质，N型杂质优选为磷，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的N+发射极104；
N.光刻，带胶注入P型杂质，P型杂质优选为硼，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的P+发射极103；
O. 在装置表面通过LPCVD或PECVD的方法，其温度范围在600℃~980℃，淀积介质层401，再通过干法刻蚀或湿法刻蚀形成电极孔502；
P. 在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅
留下金属导电层501；
Q.在装置背面通过光刻，注入，激光退火，形成背面N型场截止层105，P-集电极106；
其中N-漂移区材料为Si或SiC。
实施例3
一种沟槽型半导体装置，包括N-漂移区100及其上方的浅掺杂的P-体区102；P-体区102上方的重掺杂的P+发射极103与N+发射极104；P-体区102下方的N+势垒层101；面向P-体区102由栅极氧化层201与栅极多晶层301、第一多晶层302、第二多晶层303构成的周期性沟槽结构；且第一多晶层302、第二多晶层303由多晶氧化层202隔离；在N-漂移区100背面则有P-集电极106及保证器件耐压的N型场截止层105；所述P-体区102上方设有金属导电层501并通过电极孔502与P-体区102相连，且金属导电层501与栅极多晶层301、第一多晶层302、第二多晶层303之间有介质层401绝缘隔开；
栅极多晶层301与第一多晶层302各自由一个相互独立的栅极pad进行驱动。
驱动栅极多晶层301的栅极pad版图结构与驱动第一多晶层302的栅极pad版图结构不同。由于第二多晶层的栅极Pad作用为引入高电平直流信号，不需要考虑类似有效栅极中栅极电阻引起的开关延时问题，因此Pad可也设置的偏小。
沟槽型半导体装置正常工作中接入两个栅极，其中第一栅极接入信号在实际应用中为矩形PWM波并与栅极多晶层301相连，第二栅极则持续接入大于2V的正电势并与第一多晶层302相连。
栅极多晶层301、第二多晶层303和第一多晶层302为本征多晶硅，掺杂方式为注入掺杂或气体扩散。其中第二多晶层材料特性与第一多晶层材料特性相同，只是工艺顺序上存在不同，即先填充第一多晶层的本征多晶硅，然后刻蚀，氧化，再填充一次本征多晶硅，形成第二栅极。
第二栅极持续接入电压范围值为2V~30V。
第二多晶层303与发射极相连，并于金属导电层501等电势，第一多晶层302位于沟槽底部，第二多晶层303位于沟槽表面，二者通过多晶氧化层202隔离，多晶氧化层202厚度范围在0.1μm ~1μm。
栅极氧化层201包裹的栅极多晶层301、第一多晶层302、第二多晶层303构成的周期性的三沟槽结构，其沟槽之间的间距为500nm~15μm，沟槽深度为1μm ~6μm，沟槽宽度为0.5μm ~2μm，结构周期为3μm ~50μm。优选的，沟槽之间的间距为800nm~2μm，沟槽深度为5μm~6μm，宽度为0.8μm ~1.2μm，结构周期为5μm ~9.6 m。
位于沟槽底部的第一多晶层302，填充沟槽底部后，厚度为0.1μm ~2μm。所述金属导电层501的为Al，Cu，Ag或Al与Si的合金，厚度在1μm ~10μm。
如图18-图30所示，一种沟槽型半导体装置的工艺顺序为：
A.在N-漂移区衬底100的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；
B.通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口；
C.对衬底进行刻蚀，形成沟槽区域，然后通过干法刻蚀或者湿法刻蚀，去除硬膜氧化层；
D.通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；
E.通过干法刻蚀或湿法刻蚀，去除牺牲氧化层；
F.通过热氧化、LPCVD或PECVD的方法生长栅极氧化层201，厚度在30nm ~500nm；
G.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层301与第一多晶层302；
H.光刻，带胶干法刻蚀，腐蚀第一多晶层302，使其在部分沟槽区域内仅在底部存留，厚度在0.5μm ~2μm；
I.通过热氧化、LPCVD或PECVD的方法生长多晶氧化层202，厚度在30nm ~1000nm；
J.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成第二多晶层303，并进行回刻，去除沟槽区域外的器件表面的其他多晶；
K.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在20keV~200keV,去胶，进行退火，推阱处理，形成N+势垒层101，结深范围为3μm ~7μm；
L.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成浅掺杂的P-体区102，结深范围为1μm ~4μm；
M.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的N+发射极104；
N.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的P+发射极103；
O. 在装置表面通过LPCVD或PECVD的方法，其温度范围在600℃~980℃，淀积介质层401，再通过干法刻蚀或湿法刻蚀形成电极孔502；
P. 在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅
留下金属导电层501；
Q.在装置背面通过光刻，注入，激光退火，形成背面N型场截止层105，P-集电极106。

Claims (12)

1.一种沟槽型半导体装置，其特征在于：包括N-漂移区（100）及其上方的浅掺杂的P-体区（102）；P-体区（102）上方的重掺杂的P+发射极（103）与N+发射极（104）；P-体区（102）下方的N+势垒层（101）；面向P-体区（102）由栅极氧化层（201）与栅极多晶层（301）、第一多晶层（302）、第二多晶层（303）构成的周期性沟槽结构；且第一多晶层（302）、第二多晶层（303）由多晶氧化层（202）隔离；在N-漂移区（100）背面则有P-集电极（106）及保证器件耐压的N型场截止层（105）；所述P-体区（102）上方设有金属导电层（501）并通过电极孔（502）与P-体区（102）相连，且金属导电层（501）与栅极多晶层（301）、第一多晶层（302）、第二多晶层（303）之间有介质层（401）绝缘隔开；
所述栅极多晶层（301）与第一多晶层（302）各自由一个相互独立的栅极pad进行驱动。
2.根据权利要求1所述的一种沟槽型半导体装置，其特征在于：驱动栅极多晶层（301）的栅极pad版图结构与驱动第一多晶层（302）的栅极pad版图结构不同。
3.根据权利要求2所述的一种沟槽型半导体装置，其特征在于：沟槽型半导体装置正常工作中接入两个栅极，其中第一栅极接入信号在实际应用中为矩形PWM波并与栅极多晶层（301）相连，第二栅极则持续接入大于2V的正电势并与第一多晶层（302）相连。
4.根据权利要求2所述的一种沟槽型半导体装置，其特征在于：所述栅极多晶层（301）、第二多晶层（303）和第一多晶层（302）为本征多晶硅，掺杂方式为注入掺杂或气体扩散。
5.根据权利要求3所述的一种沟槽型半导体装置，其特征在于：第二栅极持续接入电压范围值为2V~30V。
6.根据权利要求1所述的一种沟槽型半导体装置，其特征在于：所述第二多晶层（303）与发射极相连，并于金属导电层（501）等电势，第一多晶层（302）位于沟槽底部，第二多晶层（303）位于沟槽表面，二者通过多晶氧化层（202）隔离，多晶氧化层（202）厚度范围在0.1μm~1μm。
7.根据权利要求1所述的一种沟槽型半导体装置，其特征在于：栅极氧化层（201）包裹的栅极多晶层（301）、第一多晶层（302）、第二多晶层（303）构成的周期性的三沟槽结构，其沟槽之间的间距为500nm~15μm，沟槽深度为1μm ~6μm，沟槽宽度为0.5μm ~2μm，结构周期为3μm ~50μm。
8.根据权利要求7所述的一种沟槽型半导体装置，其特征在于：沟槽之间的间距为800nm~2μm，沟槽深度为5μm ~6μm，宽度为0.8μm ~1.2μm，结构周期为5μm ~9.6 m。
9.根据权利要求1所述的一种沟槽型半导体装置，其特征在于：位于沟槽底部的第一多晶层（302），填充沟槽底部后，厚度为0.1μm ~2μm。
10.根据权利要求1所述的一种沟槽型半导体装置，其特征在于：所述金属导电层（501）的为Al，Cu，Ag或Al与Si的合金，厚度在1μm ~10μm。
11.根据权利要求1-10任意一项所述的一种沟槽型半导体装置的制作方法，其特征在于：
A.在N-漂移区（100）的表面，用热氧化、LPCVD或PECVD的方法生长硬膜氧化层，厚度范围在0.4μm ~2μm；
B.通过光刻，干法刻蚀对氧化层进行刻蚀，形成沟槽区域刻蚀窗口；
C.对衬底进行刻蚀，形成沟槽区域，然后通过干法刻蚀或者湿法刻蚀，去除硬膜氧化层；
D.通过热氧化、LPCVD或PECVD的方法生长牺牲氧化层，厚度在30nm ~500nm；
E.通过干法刻蚀或湿法刻蚀，去除牺牲氧化层；
F.通过热氧化、LPCVD或PECVD的方法生长栅极氧化层（201），厚度在30nm ~500nm；
G.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成栅极多晶层（301）与第一多晶层（302）；
H.光刻，带胶干法刻蚀，腐蚀第一多晶层（302），使其在部分沟槽区域内仅在底部存留，厚度在0.5μm ~2μm；
I.通过热氧化、LPCVD或PECVD的方法生长多晶氧化层（202），厚度在30nm ~1000nm；
J.在器件表面通过LPCVD或PECVD的方法，填充沟槽区域多晶，形成第二多晶层（303），并进行回刻，去除沟槽区域外的器件表面的其他多晶；
K.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成N+势垒层（101），结深范围为3μm ~7μm；
L.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在20keV~200keV，去胶，进行退火，推阱处理，形成浅掺杂的P-体区（102），结深范围为1μm ~4μm；
M.光刻，带胶注入N型杂质，N型杂质可以为磷或者砷，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的N+发射极（104）；
N.光刻，带胶注入P型杂质，P型杂质可以为硼或者铝，杂质的注入剂量范围在200keV~4000keV，去胶，进行退火，推阱处理，形成重掺杂的P+发射极（103）；
O.在装置表面通过LPCVD或PECVD的方法，其温度范围在600℃~980℃，淀积介质层（401），再通过干法刻蚀或湿法刻蚀形成电极孔（502）；
P.在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀仅
留下金属导电层（501）；
Q.在装置背面通过光刻，注入，激光退火，形成背面N型场截止层（105），P-集电极（106）。
12.根据权利要求11所述的一种沟槽型半导体装置的制作方法，其特征在于：所述N-漂移区（100）的材料为Si或SiC。
CN202211306195.3A 2022-10-25 2022-10-25 一种沟槽型半导体装置及其制作方法 Active CN115377213B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211306195.3A CN115377213B (zh) 2022-10-25 2022-10-25 一种沟槽型半导体装置及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211306195.3A CN115377213B (zh) 2022-10-25 2022-10-25 一种沟槽型半导体装置及其制作方法

Publications (2)

Publication Number Publication Date
CN115377213A true CN115377213A (zh) 2022-11-22
CN115377213B CN115377213B (zh) 2023-02-28

Family

ID=84073070

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211306195.3A Active CN115377213B (zh) 2022-10-25 2022-10-25 一种沟槽型半导体装置及其制作方法

Country Status (1)

Country Link
CN (1) CN115377213B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105932042A (zh) * 2016-04-26 2016-09-07 电子科技大学 一种双分裂沟槽栅电荷存储型igbt及其制造方法
US20170069741A1 (en) * 2015-09-08 2017-03-09 Magnachip Semiconductor, Ltd. Power semiconductor device
CN111081770A (zh) * 2018-10-18 2020-04-28 三菱电机株式会社 半导体装置
US20210134990A1 (en) * 2019-11-01 2021-05-06 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
CN114141621A (zh) * 2021-12-06 2022-03-04 复旦大学 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法
CN114497200A (zh) * 2020-11-13 2022-05-13 三菱电机株式会社 半导体元件、半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170069741A1 (en) * 2015-09-08 2017-03-09 Magnachip Semiconductor, Ltd. Power semiconductor device
CN105932042A (zh) * 2016-04-26 2016-09-07 电子科技大学 一种双分裂沟槽栅电荷存储型igbt及其制造方法
CN111081770A (zh) * 2018-10-18 2020-04-28 三菱电机株式会社 半导体装置
US20210134990A1 (en) * 2019-11-01 2021-05-06 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
CN114497200A (zh) * 2020-11-13 2022-05-13 三菱电机株式会社 半导体元件、半导体装置
CN114141621A (zh) * 2021-12-06 2022-03-04 复旦大学 具有分裂栅的载流子存储槽栅双极型晶体管及其制备方法

Also Published As

Publication number Publication date
CN115377213B (zh) 2023-02-28

Similar Documents

Publication Publication Date Title
CN107248533B (zh) 一种碳化硅vdmos器件及其制作方法
CN102364688B (zh) 一种垂直双扩散金属氧化物半导体场效应晶体管
JP5916978B2 (ja) 半導体装置
CN109065621B (zh) 一种绝缘栅双极晶体管及其制备方法
CN107275406B (zh) 一种碳化硅TrenchMOS器件及其制作方法
CN109920839B (zh) P+屏蔽层电位可调碳化硅mosfet器件及制备方法
CN114823911B (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
US20230343827A1 (en) Power semiconductor device and preparation method thereof
US20230246096A1 (en) Semiconductor cell structure, igbt cell structure, semiconductor structure, and method for manufacturing igbt cell structure
CN116110796B (zh) 集成sbd的碳化硅sgt-mosfet及其制备方法
CN110518058A (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN111697078A (zh) 高雪崩耐量的vdmos器件及制备方法
CN110504260B (zh) 一种具有自偏置pmos的横向沟槽型igbt及其制备方法
CN109273534A (zh) 一种新型屏蔽栅功率mos的器件
US20230395651A1 (en) Semiconductor device for reducing switching loss and manufacturing method thereof
CN113224148B (zh) 具有氮化硅阻挡层的sgt器件及制备方法
CN110473917A (zh) 一种横向igbt及其制作方法
CN109244128A (zh) 一种半封闭式屏蔽栅iegt器件结构及其制作方法
CN110459596B (zh) 一种横向绝缘栅双极晶体管及其制备方法
CN115377213B (zh) 一种沟槽型半导体装置及其制作方法
CN114975612A (zh) 具有低电磁干扰噪声的SiC沟槽栅IGBT器件及制备方法
CN110504313A (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN113838914B (zh) 具有分离栅结构的ret igbt器件结构及制作方法
JP2016046416A (ja) 半導体装置
CN114141877A (zh) 一种碳化硅ldmos及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A groove type semiconductor device and its manufacturing method

Effective date of registration: 20230629

Granted publication date: 20230228

Pledgee: Rizhao bank Limited by Share Ltd. Yantai branch

Pledgor: YANTAI TAIXIN ELECTRONICS TECHNOLOGY Co.,Ltd.

Registration number: Y2023980046494