JP2016046416A

JP2016046416A - 半導体装置

Info

Publication number: JP2016046416A
Application number: JP2014170388A
Authority: JP
Inventors: 根本　道生; Michio Nemoto; 道生根本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-08-25
Filing date: 2014-08-25
Publication date: 2016-04-04

Abstract

【課題】高速・低損失であるだけでなく、耐圧および短絡耐量性能を高め、さらにソフトなスイッチング特性を有する半導体装置を提供すること。
【解決手段】半導体装置１００のゲート絶縁膜１１は、Ｐ⁺ベース層４の少なくとも一部に接する第１ゲート絶縁膜１１ａと、Ｎ^-ドリフト層１の少なくとも一部に接する第２ゲート絶縁膜１１ｂと、からなり、第２ゲート絶縁膜１１ｂの厚さは第１ゲート絶縁膜１１ａの厚さよりも厚く、かつ第２ゲート絶縁膜１１ｂは第１ゲート絶縁膜１１ａよりも半導体装置１００の第１主面と平行方向に張り出している。また、Ｎ^-ドリフト層１とＰ⁺ベース層４との界面から第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの境界までの距離は２μｍ以上５μｍ以下である。
【選択図】図１

Description

この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置に関する。

電力用半導体装置として、６００Ｖ、１２００Ｖまたは１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバータ−インバータ等の電力変換装置に用いられており、回転モータやサーボモータの制御に不可欠である。

このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。このような要求に対して、慣用の半導体基板（たとえばシリコンウエハ）の表面側領域を形成後に裏面側を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理をおこなう方法が公知である（たとえば、下記特許文献１参照）。

ここで、半導体装置の低損失化のためには、ターンオフ損失と導通損失（オン電圧）のトレードオフ関係を改善する必要がある。具体的には、表面ゲート構造をたとえばトレンチゲート構造にすることでトレードオフ関係が改善される。また、Ｐ⁺コレクタ層からＮ^-ドリフト層への少数キャリアの注入を抑制し、Ｎ^-ドリフト層のキャリア濃度を低下することで、トレードオフ関係が改善される。さらに、耐圧が減少しない程度に、Ｎ^-ドリフト層を薄くすることでもトレードオフ関係が改善される。

たとえば、トレンチゲート構造の半導体装置において、エミッタ側のキャリア濃度を増加させた構造が提案されている（たとえば、下記特許文献２参照）。この構造の半導体装置は、トレンチピッチを微細にすることによって、トレンチゲート構造でありながら平面ＰＮ接合の理想耐圧値の９０％以上の耐圧を有する。さらに、この構造の半導体装置は、フローティング領域をなくしてゲート−コレクタ間容量を小さくすることで、ターンオン電流の増加率のゲート制御性を向上させている。このため、低損失なだけでなく、リンギングを抑制して低ＥＭＩノイズ化を達成している。

また、トレンチ内に厚さの異なるゲート絶縁膜を形成した半導体装置や（たとえば、下記特許文献３および４参照）、チャネル領域の下部に同領域より厚いゲート絶縁膜を形成した半導体装置が提案されている（たとえば、特許文献５および非特許文献１参照）。非特許文献１の半導体装置は、トレンチ底部がＮ⁺層に接しており、Ｎ^-ドリフト層がトレンチゲートで完全に挟まれている。

特表２００２−５２０８８５号公報特開２００６−２１０５４７号公報特開２００６−０９３１９３号公報特開平０７−００７１４９号公報特開２００１−２３０４１４号公報

ピー・モークン（Ｐ．Ｍｏｃｎｓ）他７名、「Ｒｅｃｏｒｄ−ｌｏｗｏｎ−Ｒｅｓｉｓｔａｎｃｅｆｏｒ０．３５μｍｂａｓｅｄｉｎｔｅｇｒａｔｅｄＸｔｒｅＭＯＳＴｒａｎｓｉｓｔｏｒｓ（レコード−ロー・オン−レジスタンス・フォー・０．３５μｍ・ベースド・インテグレイティッド・ＸｔｒｅＭＯＳトランジスタ）」、２００７年、Ｐｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅ１９ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ、ｐ５７−６０

しかしながら、上述した特許文献２の半導体装置では、オフ時の電流阻止状態において、シリコン基板中の電界強度が最大になる箇所はトレンチ底部である。このため、キャリアの注入を促進させる効果を得るためにトレンチを深くすると、その分耐圧が減少するという問題点がある。また、ゲート−エミッタ間容量が増加するため飽和電流値が高くなり、その結果、短絡耐量が著しく低下するという問題点がある。また、トレンチ絶縁膜を厚くすると、閾値が増加してオン電圧が高くなる。したがって、オン電圧と耐圧の両方を向上させるには、セルピッチを小さくしなければならない。しかし、セルピッチを小さくするとセル密度が増加するため、この場合も飽和電流値が増加して短絡耐量が低下するという問題点がある。

また、上述した特許文献３の半導体装置では、ゲート絶縁膜の薄い部分と、その下の厚い部分とでトレンチ幅が同じである。したがって、厚い方の酸化膜をさらに厚くする必要がある場合、トレンチ幅を広くしなければならずセルピッチが増大する。セルピッチが増大すると、キャリアの注入を促進する効果が低くなりオン電圧が増加する他、電流阻止時の空乏層がピンチオフしにくくなり、耐圧が低下するという問題点がある。

また、上述した非特許文献１の半導体装置では、トレンチゲートの深さがＮ^-ドリフト層の厚さよりも深くなっている。このような構造では、キャリアの実効的なパスがトレンチによって狭くなり、オン電圧が増加してしまう。この現象は、ＩＧＢＴにおいてより顕著となる。また、トレンチ深さが１００μｍを超えるため、その形成は現段階の最新技術をもっても困難である。さらに、電流阻止状態において電界強度が最大となる箇所はトレンチ底部であるため、このように深いトレンチは素子耐圧を著しく低下させる。よって、非特許文献１の半導体装置では、オン電圧と耐圧、ターンオフ損失のいずれも向上させることが困難である。

この発明は、上述した従来技術による問題点を解消するため、高速かつ低損失な半導体装置を提供することを目的とする。また、この発明は、耐圧の高い半導体装置を提供することを目的とする。また、この発明は、短絡耐量性能の高い半導体装置を提供することを目的とする。また、この発明は、ソフトなスイッチング特性を有する半導体装置を提供することを目的とする。

上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体基体の第１主面側に形成された第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の前記第１主面側表面層に選択的に設けられた第２導電型の第２半導体層と、前記第２半導体層よりも高濃度で、かつ前記第２半導体層に選択的に設けられた第１導電型の第３半導体層と、前記第１半導体層よりも高濃度で、かつ前記半導体基体の第２主面側で前記第１半導体層に接して設けられた第１導電型の第４半導体層と、前記第１半導体層よりも高濃度で、かつ前記第４半導体層に接して前記半導体基体の第２主面側表面層に設けられた第２導電型の第５半導体層と、前記第３半導体層の少なくとも一部に接触する第１電極と、前記第５半導体層の少なくとも一部に接触する第２電極と、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチ内に設けられたゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるトレンチゲート構造と、を備える半導体装置であって、前記ゲート絶縁膜は、前記第２半導体層の少なくとも一部に接する第１ゲート絶縁膜と、前記第１半導体層の少なくとも一部に接する第２ゲート絶縁膜と、からなり、前記第２ゲート絶縁膜の厚さは前記第１ゲート絶縁膜の厚さよりも厚く、前記第２ゲート絶縁膜が設けられた部分における前記トレンチの幅は前記第１ゲート絶縁膜が設けられた部分における前記トレンチの幅よりも広く、前記トレンチの底面は、前記第１半導体層の内部に位置し、前記第２ゲート絶縁膜に接する前記ゲート電極の底部は、前記第２ゲート絶縁膜を挟んで底面が曲面状の前記トレンチ底部に沿って形成され、前記第１ゲート絶縁膜が設けられた部分から、前記第２ゲート絶縁膜が設けられた部分に至る遷移部の前記トレンチの側面は、前記第２半導体層の底面に対して斜めに傾いている半導体装置とする。

前記第５半導体層から、前記第２ゲート絶縁膜が設けられた前記トレンチ底部までの距離は、前記第１主面から、前記第２ゲート絶縁膜が設けられた前記トレンチ底部までの距離よりも長くてもよい。前記遷移部における前記ゲート電極の側面は、前記第２半導体層の底面に対して斜めに傾いていてもよい。

本発明にかかる半導体装置によれば、高速かつ低損失な半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、耐圧の高い半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、短絡耐量性能の高い半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、ソフトなスイッチング特性を有する半導体装置を得られるという効果を奏する。

実施の形態にかかる半導体装置の構造を示す断面図である。実施の形態にかかる半導体装置の構造を示す斜視図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。実施の形態にかかる半導体装置の製造プロセスを示す図である。半導体装置の耐圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。従来例の半導体装置の内部電界強度分布を示す説明図である。従来例の半導体装置の静電ポテンシャル分布を示す説明図である。第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．２μｍで形成した半導体装置の内部電界強度分布を示す説明図である。同半導体装置の静電ポテンシャル分布を示す説明図である。第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．５μｍで形成した半導体装置の内部電界強度分布を示す説明図である。同半導体装置の静電ポテンシャル分布を示す説明図である。第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ）１．３μｍで形成した半導体装置の内部電界強度分布を示す説明図である。同半導体装置の静電ポテンシャル分布を示す説明図である。半導体装置のオン電圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。半導体装置のオン状態における等電位分布を示す説明図である。半導体装置のオン状態における等電位分布を示す説明図である。半導体装置のオン状態における等電位分布を示す説明図である。半導体装置のオン状態における等電位分布を示す説明図である。半導体装置のコレクタ電流密度とコレクタ−エミッタ電圧との関係（Ｉ−Ｖカーブ）を示すグラフである。半導体装置内部のキャリア濃度分布を示すグラフである。深さＤとオン電圧および耐圧との関係を示すグラフである。半導体装置のターンオフ波形を示すグラフである。半導体装置のターンオフ波形を示すグラフである。半導体装置のターンオフ波形を示すグラフである。半導体装置のターンオフ波形を示すグラフである。半導体装置のターンオフ波形を示すグラフである。半導体装置のオン電圧とターンオフ損失とのトレードオフ特性を示すグラフである。本発明の半導体装置の適用例を示す図である。本発明の半導体装置の適用例を示す図である。本発明の半導体装置の適用例を示す図である。本発明の半導体装置の適用例を示す図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下、実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ＮまたはＰを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。Ｎ⁺やＮ^-などのように、ＮやＰに付す「＋」または「−」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。また、以下の説明においては第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

（実施の形態）（半導体装置の構造）
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図２は、実施の形態にかかる半導体装置の構造を示す斜視図である。半導体装置１００は、半導体基板にＮ^-ドリフト層１が設けられている。Ｎ^-ドリフト層１のおもて面（第１主面）側には、Ｐ⁺ベース層４が設けられている。Ｐ⁺ベース層４の表面には、Ｐ⁺コンタクト層５およびＮ⁺エミッタ層６が選択的に設けられている。また、Ｎ^-ドリフト層１の裏面（第２主面）側には、Ｎ⁺フィールドストップ層２が設けられている。Ｎ⁺フィールドストップ層２の表面には、Ｐ⁺コレクタ層３が設けられている。

半導体基板の第１主面側には、Ｎ^-ドリフト層１に至るトレンチＴ（Ｔ１，Ｔ２）が設けられている。トレンチＴはその表面をゲート絶縁膜１１（１１ａ，１１ｂ）で覆われている。トレンチＴ内には、ゲート電極１０としてＮ型の低抵抗ポリシリコンが充填されている。また、トレンチＴの開口部には層間絶縁膜９が設けられている。

トレンチＴは第１トレンチＴ１と第２トレンチＴ２の２段構造になっている。第１トレンチＴ１は、半導体装置の第１主面側に形成されている。第２トレンチＴ２は、第１トレンチＴ１よりも深い位置に形成されている。第２トレンチＴ２を覆う第２ゲート絶縁膜１１ｂは、第１トレンチＴ１を覆う第１ゲート絶縁膜１１ａよりも厚くなっている。それによって、電位をゲート絶縁膜１１の内部に取り込み、電圧阻止状態におけるトレンチ底部の電界強度を緩和することができる。また、トレンチＴを２段構造にして、その深さを深くすることによって、キャリアの注入量を増やすことができる。なお、本実施の形態では、第１トレンチＴ１の深さをたとえば５μｍとし、第１ゲート絶縁膜１１ａの厚さをたとえば０．１μｍとし、第２トレンチＴ２の深さをたとえば３μｍ、５μｍまたは１０μｍとし、第２ゲート絶縁膜１１ｂの厚さをたとえば０．２〜２．０μｍとした。また、Ｐ⁺ベース層４とＮ^-ドリフト層１との界面から第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの境界までの距離をＤとする。

また、半導体基板の第１主面側において、Ｐ⁺コンタクト層５、Ｎ⁺エミッタ層６、層間絶縁膜９の表面を覆うようにエミッタ電極８が設けられている。また、半導体基板の第２主面側において、Ｐ⁺コレクタ層３の表面にはコレクタ電極７が設けられている。なお、図２ではエミッタ電極８および層間絶縁膜９の図示は省略されている。

（半導体装置の製造プロセス）
つぎに、半導体装置１００の製造プロセスについて説明する。半導体装置１００は、半導体基板に標準的なトレンチゲート型ＭＯＳデバイスの形成工程によって、Ｐ⁺ベース層４、Ｐ⁺コンタクト層５、Ｎ⁺エミッタ層６、コレクタ電極７、エミッタ電極８、層間絶縁膜９、ゲート電極１０、ゲート絶縁膜１１を形成するが、ここでは、特にトレンチゲートの形成プロセスについて図示して詳細に説明する。

図３〜図１０は、実施の形態にかかる半導体装置の製造プロセスを示す図である。以下、一例として、図１に例示した寸法の半導体装置（耐圧：１２００Ｖクラス、定格電流：７５Ａ）を製造する場合について説明する。まず、図３に示すように、半導体基板として、比抵抗が４０〜８０Ωｃｍ、たとえば６０Ωｃｍの、径が６インチのＮ型ＦＺウエハ２０を用意して、ＦＺウエハ２０の第１主面に酸化膜のマスク２１を形成する。そして、図４に示すように、エッチングによってＦＺウエハ２０にたとえば深さ５μｍの第１トレンチＴ１を形成する。

つぎに、図５に示すように、トレンチＴ１の内面およびマスク２１の表面にたとえば厚さ０．１μｍの第１酸化膜２２を形成する。この第１酸化膜２２は、第１ゲート絶縁膜１１ａ（図１参照）となる。つづいて、図６に示すように、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によって、第１酸化膜２２の表面にたとえば厚さ０．３μｍの窒化膜２３を成長させる。そして、図示しないレジストを用いて第１トレンチＴ１底部のみを開口するようマスキングをおこなった上でドライエッチングをおこない、第１トレンチＴ１底部の第１酸化膜２２および窒化膜２３を除去する。

つづいて、レジストを除去して、残った窒化膜２３をマスクとして２回目のエッチングをおこない、図７に示すように第１トレンチＴ１の底部に第２トレンチＴ２を形成する。ここで、第２トレンチＴ２の深さは、たとえば３μｍ、５μｍまたは１０μｍとする。つぎに、図８に示すように、第２トレンチＴ２の内面に第２酸化膜２４を形成する。この第２酸化膜２４は、第２ゲート絶縁膜１１ｂ（図１参照）となる。第２酸化膜２４の厚さは、第１酸化膜２２よりも厚く、たとえば０．２〜２．０μｍのいずれかであるとよい。このとき、第１酸化膜２２は、窒化膜２３に覆われているために成長しない。つまり、第２酸化膜２４の形成時に第１酸化膜２２は厚くならない。そして、図９に示すように窒化膜２３を除去し、さらにマスク２１を除去する。次いで、図１０に示すように、第１トレンチＴ１および第２トレンチＴ２内にＮ型にドープされた低抵抗ポリシリコン２５を堆積してエッチバックする。

このようにトレンチ構造部を形成した後、ＦＺウエハ２０の第１主面にＰ⁺ベース層４、Ｐ⁺コンタクト層５、Ｎ⁺エミッタ層６を形成する。その後、ＦＺウエハ２０の第２主面に対して研削やウェットエッチングをおこない、ＦＺウエハ２０を所定の厚さにする。１２００Ｖクラスの場合、この段階でのＦＺウエハ２０の厚さは、典型的には１００〜１６０μｍである。本実施の形態では、この段階でのＦＺウエハ２０の厚さは、たとえば１４０μｍである。

つづいて、ＦＺウエハ２０の第２主面に対して、プロトン（Ｈ⁺）を照射する。その際、加速電圧は、たとえば１ＭｅＶであり、プロトンのドーズ量は、たとえば１×１０¹⁴ａｔｏｍｓ／ｃｍ²である。そして、ＦＺウエハ２０の第２主面にボロンイオン（Ｂ⁺またはＢＦ₂）をイオン注入する。その際、加速電圧は、たとえば５０ｋｅＶであり、ドーズ量は、たとえば１×１０¹³ａｔｏｍｓ／ｃｍ²である。そして、ＦＺウエハ２０の第２主面に対して、ＹＡＧ２ωレーザ（波長：５３２ｎｍ）とＧａＡｓ系の半導体レーザ（波長：８０８ｎｍ）を同時に照射する。レーザ光を照射する際のエネルギーは、たとえば、ＹＡＧ２ωレーザが２００ｍＪ／ｃｍ²であり、半導体レーザが４０００ｍＪ／ｃｍ²である。

そして、プロトン照射でできた結晶欠陥を回復してＮ⁺フィールドストップ層２を形成する。また、ボロンを電気的に活性化してＰ⁺コレクタ層３を形成する。Ｎ⁺フィールドストップ層２の厚さは最大で１６μｍであり、ネットドーピング濃度は最大で１×１０¹⁵ａｔｏｍｓ／ｃｍ³である。Ｐ⁺コレクタ層３の厚さは０．５μｍであり、ネットドーピング濃度は最大で１×１０¹⁷ａｔｏｍｓ／ｃｍ³である。その後、Ｐ⁺コレクタ層３の表面にポリイミド膜を、たとえば５μｍの厚さで塗布して、パターニングすることで、図示しないエッジ領域にパッシベーション膜を形成する。最後に、Ｐ⁺コレクタ層３の表面に、アルミニウム、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）の順に金属を成膜してコレクタ電極７を形成し、図１および図２に示す半導体装置１００が完成する。

（半導体装置の特性）
つぎに、半導体装置１００の特性について説明する。図１１は、半導体装置の耐圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。図１１において、縦軸は半導体装置のブレークダウン電圧（Ｖ）であり、横軸は第２ゲート絶縁膜の厚さ（μｍ）である。また、図１１は、実施の形態にかかる半導体装置１００（以下、本発明の半導体装置という）の第２トレンチＴ２の深さ（ＴＲＤ２）を３μｍ、５μｍ、１０μｍとした場合（第１トレンチＴ１の深さはいずれも５μｍ）について、それぞれの特性をプロットしている。また、比較のため、深さ（ＴＲＤ）５μｍ、７μｍ、１０μｍ、１５μｍのトレンチのみを設けた従来例の半導体装置について、それぞれの特性を示した。

まず、従来例の半導体装置の場合、トレンチ深さが５μｍ（ＴＲＤ＝５μｍ）の時のブレークダウン電圧は１２７０Ｖ程度である。トレンチを深くすると（ＴＲＤ＝７μｍ、１０μｍ、１５μｍ）、ブレークダウン電圧は徐々に低下して、ＴＲＤ＝１５μｍのとき１２００Ｖ程度となる。

一方、本発明の半導体装置の場合、第２トレンチＴ２の深さがいずれの場合においても（ＴＲＤ２＝３μｍ、５μｍ、１０μｍ）、第２ゲート絶縁膜１１ｂの厚さが１．０μｍ程度までは、従来例と比較してブレークダウン電圧が高くなっている。たとえば、第２トレンチＴ２の深さを１０μｍとすると、第１トレンチＴ１と第２トレンチＴ２の深さの合計は１５μｍとなるが、第２ゲート絶縁膜１１ｂの厚さが１．０μｍのときは従来例と比較してブレークダウン電圧が高くなっている。しかし、第２ゲート絶縁膜１１ｂの厚さが約１．３μｍ以上になると、本発明の半導体装置のブレークダウン電圧は急激に低下して従来例よりも低くなっている。

つぎに、従来例の半導体装置と本発明の半導体装置の内部電界強度および静電ポテンシャル分布について説明する。図１２−１は、従来例の半導体装置の内部電界強度分布を示す説明図であり、図１２−２は、従来例の半導体装置の静電ポテンシャル分布を示す説明図である。図１２−１および図１２−２において、トレンチの深さは５μｍである。また、ゲート電圧は０Ｖ、コレクタ−エミッタ間の電圧は１２００Ｖである。縦軸はトレンチ開口部から深さ方向の距離（μｍ）であり、横軸はトレンチ開口部の中心からの距離（μｍ）である（以下、図１５−２まで同じ）。

図１２−２に示すように、従来例の半導体装置では、等電位線がトレンチ底部で曲がり、密に分布している。よって、図１２−１に示すように、電界強度が最大となるのはトレンチ底部である。このため、従来例の半導体装置の耐圧は、トレンチ底部の電界強度で決まる。図１１に示したように、従来例の半導体装置ではトレンチの深さを５μｍ、７μｍ、１０μｍ、１５μｍと変化させても耐圧はおよそ５０Ｖ程度しか変化しないが、これはトレンチ底部の電界強度が２．５×１０⁵Ｖ／ｃｍ以上と既に十分高い（図１２−１参照）ためである。

図１３−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．２μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１３−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。また、図１４−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．５μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１４−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。図１３−１に示すように、第２トレンチＴ２を設けた場合、トレンチ底部の最大電界強度が２．２×１０⁵Ｖ／ｃｍ程度まで低くなっている。なお、図１３−１では、トレンチ底面の電界強度が２．０×１０⁵Ｖ／ｃｍ〜２．５×１０⁵Ｖ／ｃｍの範囲では、０．１×１０⁵Ｖ／ｃｍ刻みに線を引いている。

さらに、第２ゲート絶縁膜１１ｂの厚さを０．５μｍに厚くすると、図１４−１に示すように、トレンチ底部の高電界領域はゲート絶縁膜１１内に吸収され、トレンチ底部の電界強度は１．８×１０⁵Ｖ／ｃｍ程度まで下がっている。なお、図１４−１では、トレンチ底面の電界強度が１．５×１０⁵Ｖ／ｃｍ〜２．０×１０⁵Ｖ／ｃｍの範囲では、０．１×１０⁵Ｖ／ｃｍ刻みに線を引いている。この場合、半導体装置の耐圧を、平面ＰＮ接合の理想値と同程度にすることができる。上述したように、従来の半導体装置では、トレンチを深くすると耐圧が減少してしまうが、本発明の半導体装置では、トレンチを深くすることによって耐圧を高めることが可能となる。

図１５−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）１．３μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１５−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。図１５では、第２ゲート絶縁膜１１ｂがトレンチの幅よりも厚く成長しており、第２ゲート絶縁膜１１ｂでトレンチ内部が埋められている。このため、第２トレンチＴ２内に低抵抗ポリシリコン（ゲート電極１０）を埋め込むことができなくなっている。

第２トレンチＴ２内にポリシリコンが埋め込まれている場合、この領域がフィールドプレートの役割を果たし、等電位線はトレンチ底部に集中する。これは、シリコン酸化膜の比誘電率は３．９であり、シリコンの比誘電率１１．９に対して約３分の１であるためである。一方、トレンチ内にポリシリコンが埋め込まれていないと、図１５−２に示すように、等電位線がゲート絶縁膜の内部に引き寄せられ、その近傍のシリコンにも等電位線が集中し、電界強度が高くなる。この結果、空乏層がコレクタ側に十分広がる前に臨界電界強度（約２．５×１０⁵Ｖ／ｃｍ）に達し、低い電圧でアバランシェ倍増が生じる。図１１に示したように第２ゲート絶縁膜１１ｂの厚さが１．３μｍ程度以上となると半導体装置の耐圧が大きく低下するのはこのためである。

図１６は、半導体装置のオン電圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。図１６において、電流密度は１５０Ａ／ｃｍ²である。縦軸は半導体装置のオン電圧（Ｖ）であり、横軸は第２ゲート絶縁膜の厚さ（μｍ）である。また、図１６は、第２トレンチＴ２の深さ（ＴＲＤ２）を３μｍ、５μｍ、１０μｍとした場合（第１トレンチＴ１の深さはいずれも５μｍ）について、それぞれの特性をプロットしている。また、比較のため、深さ（ＴＲＤ）５μｍ、７μｍのトレンチのみを設けた従来例の半導体装置について、それぞれの特性を示した。

図１６に示すように、第２ゲート絶縁膜の厚さが０．７μｍ以下の場合、本発明の半導体装置のオン電圧は従来例の半導体装置よりも低くなっている。一方、第２ゲート絶縁膜の厚さが１．３μｍ以上となると、本発明の半導体装置のオン電圧は大幅に増加している。これは、上述のように、第２ゲート絶縁膜１１ｂで第２トレンチＴ２内部が埋められて第２トレンチＴ２内にポリシリコンを埋め込むことができないためである。

図１７〜図２０は、半導体装置のオン状態における等電位分布を示す説明図である。図１７は第２ゲート絶縁膜１１ｂの厚さが０．２μｍの半導体装置、図１８は第２ゲート絶縁膜１１ｂの厚さが１．２μｍの半導体装置、図１９は第２ゲート絶縁膜１１ｂの厚さが１．３μｍの半導体装置、図２０は第２トレンチを設けない従来例の半導体装置である。図１７および図１８に示すように、第２ゲート絶縁膜１１ｂの厚さが１．２μｍ以下の場合、第２トレンチＴ２内にポリシリコンが埋め込まれているので、フィールドプレート効果により、第２トレンチＴ２側面のシリコン部分の電圧降下は０．３Ｖ程度である。

一方、図１９に示すように、第２ゲート絶縁膜１１ｂの厚さが１．３μｍの場合、第２トレンチＴ２内にはポリシリコンが埋め込まれていないので、フィールドプレート効果が得られず、誘電率が低い酸化膜の影響で等電位線が第２トレンチＴ２内部に引き寄せられている。このため、図１９では第２トレンチＴ２側面のシリコン部分の電圧降下が０．４Ｖ近くまで増加している。なお、図２０に示す従来例の半導体装置では、トレンチ下部（第２トレンチが形成される領域付近）の電圧降下は約０．１２Ｖであり、図１９に示すような電圧降下は生じていない。

図２１は、半導体装置のコレクタ電流密度とコレクタ−エミッタ電圧との関係（Ｉ−Ｖカーブ）を示すグラフである。図２１は、ゲート電圧１５Ｖ（閾値７．２Ｖ）におけるオン状態のＩ−Ｖカーブである。また、縦軸はコレクタ電流密度（Ａ／ｃｍ²）であり、横軸はコレクタ−エミッタ電圧（Ｖ）である。また、図２１は、本発明の半導体装置において第２トレンチＴ２の深さ（ＴＲＤ２）を１０μｍ、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を０．２μｍとした場合、および第２トレンチＴ２の深さ（ＴＲＤ２）を１０μｍ、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を１．２μｍとした場合について、それぞれの特性を示している。また、比較のため、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置の特性も示した。

図２１において、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合、コレクタ電流密度が１５０Ａ／ｃｍ²のとき、従来例の半導体装置よりもコレクタ−エミッタ電圧が約０．２Ｖ低くなっている。また、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合の方が、従来例の半導体装置よりも微分コンダクタンス（ｄＩ／ｄＶ）が小さくなっており、これにより飽和電流密度を低減することができる。たとえば、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合の飽和電流密度は５００Ａ／ｃｍ²、従来例の半導体装置の飽和電流密度は８００Ａ／ｃｍ²である。このように、本発明の半導体装置は、オン電圧のみならず飽和電流密度も低くでき、短絡耐量も高くすることができる。

図２２は、半導体装置内部のキャリア濃度分布を示すグラフである。図２２において、縦軸はキャリア濃度（ａｔｏｍｓ／ｃｍ³）であり、横軸はエミッタ電極表面からの距離（μｍ）を示す。また、図２２は、本発明の半導体装置において第１トレンチＴ１および第２トレンチＴ２の合計深さＴｓを１０μｍ（第１トレンチ５μｍ、第２トレンチ５μｍ）とし、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を０．２μｍ、１．２μｍ、１．３μｍ、１．５μｍとした場合について、それぞれの特性を示している。また、比較のため、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置の特性も示した。本発明の半導体装置でＴＯＸ２＝０．２μｍとした場合、エミッタ電極側のキャリア濃度分布は従来例の半導体装置のおよそ１．６倍になっている。このように、エミッタ電極側のキャリア濃度分布を増加させることによって低オン電圧化を図ることができる。

ここで、Ｐ⁺ベース層４とＮ^-ドリフト層１との界面から第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの境界までの距離をＤとすると（図１参照）、深さＤとオン電圧および耐圧との関係は、以下のようになる。図２３は、深さＤとオン電圧および耐圧との関係を示すグラフである。図２３において、左縦軸はオン電圧（Ｖ）、右縦軸はブレークダウン電圧（Ｖ）、横軸は深さＤ（μｍ）である。まず、オン電圧は深さＤが約２μｍよりも浅くなると急激に増加する。これは、電子の蓄積層となるトレンチがＮ^-ドリフト層１へ突き出す領域が短くなることで、チャネルからの電子注入の促進効果が弱まり、その結果、裏面からのホールの注入が減少してしまうことによる。一方、深さＤが約５μｍを超えると耐圧は減少する。これは、トレンチ底部の電界強度の緩和が弱くなり、アバランシェ倍増が低い電圧で生じるためである。以上から、深さＤは２μｍ以上、５μｍ以下であることが望ましい。

図２４〜図２８は、半導体装置のターンオフ波形を示すグラフである。図２４は、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置のターンオフ波形、図２５は、深さ（ＴＲＤ）７μｍのトレンチのみを設けた従来例の半導体装置のターンオフ波形、図２６は本発明の半導体装置において第１トレンチＴ１および第２トレンチＴ２の合計深さＴｓを８μｍ（第１トレンチ５μｍ、第２トレンチ３μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．２μｍとした半導体装置のターンオフ波形、図２７はトレンチの合計深さＴｓを８μｍ（第１トレンチ５μｍ、第２トレンチ３μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．５μｍとした半導体装置のターンオフ波形、図２８はトレンチの合計深さＴｓを１５μｍ（第１トレンチ５μｍ、第２トレンチ１０μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．５μｍとした半導体装置のターンオフ波形をそれぞれ示す。図２４〜図２８は、ゲート抵抗値Ｒｇが２Ω、５Ω、１０Ω、２０Ωの場合について、それぞれ波形を示しており、電流密度は１５０Ａ／ｃｍ²、コレクタ−エミッタ間電圧は６００Ｖである。

図２４と図２５とを比較すると、図２５ではストレージ時間がおよそ２倍となっている。このことから、従来例の半導体装置においてトレンチを深くすると、ミラー容量が増加することがわかる。一方、図２４と図２６とを比較すると、第２ゲート絶縁膜１１ｂの厚さを０．２μｍとした半導体装置は、従来例の半導体装置と比較してミラー容量が１０％程度大きい。しかし、図２７に示すように、第２ゲート絶縁膜１１ｂの厚さを０．５μｍと厚くすると、ミラー容量が低減し、ストレージ時間は従来例の半導体装置と同程度となる。また、図２８に示すようにトレンチをさらに深くしても、ストレージ時間は短く、ミラー容量は小さいままである。このように、本発明の半導体装置は、ミラー容量を増加させることなく、オン電圧を小さくできる。また、トレンチの合計深さが８〜１５μｍであっても、十分耐圧を維持しながら低オン電圧を達成できる。

図２９は、半導体装置のオン電圧とターンオフ損失とのトレードオフ特性を示すグラフである。図２９は、本発明の半導体装置においてウエハ厚１２０μｍで第２トレンチＴ２の深さ（ＴＲＤ２）３μｍ、第２ゲート絶縁膜の厚さ（ＴＯＸ２）０．２μｍとした場合、ウエハ厚１２０μｍでＴＲＤ２＝５μｍ、ＴＯＸ２＝０．２μｍとした場合、ウエハ厚１２０μｍでＴＲＤ２＝１０μｍ、ＴＯＸ２＝０．２μｍとした場合、ウエハ厚１１０μｍでＴＲＤ２＝３μｍ、ＴＯＸ２＝０．５μｍとした場合、ウエハ厚１１０μｍでＴＲＤ２＝３μｍ、ＴＯＸ２＝０．２μｍとした場合、また、従来例の半導体装置においてウエハ厚１２０μｍで深さ（ＴＲＤ）５μｍのトレンチのみを設けた場合、ウエハ厚１２０μｍでＴＲＤ＝７μｍのトレンチのみを設けた場合のトレードオフ特性をそれぞれ示している。

オン電圧とターンオフ損失とのトレードオフを改善するためには、Ｎ^-ドリフト層１の厚さを薄くする必要があるが、Ｎ^-ドリフト層１の厚さを薄くすると半導体装置の耐圧が低下してしまう。しかし、本発明の半導体装置では、従来例の半導体装置と比較して耐圧を向上させることができるので、Ｎ^-ドリフト層１の厚さを薄くしても耐圧を維持することができる。図２９に示すように、本発明の半導体装置では、ウエハの厚さを薄くしても耐圧を維持することができるので、同程度の耐圧の半導体装置と比較してターンオフ特性を２０％以上低減することができる。

図３０〜図３３は、本発明の半導体装置の適用例を示す図である。図３０および図３１に示すコンバータ−インバータ回路は、効率良く誘導電動機やサーボモータ等を制御することが可能で、産業や電気鉄道等で広く用いられる。図３０は、コンバータ部にダイオードを適用した例であり、図３１は、コンバータ部にＩＧＢＴを適用した例である。インバータ部には共にＩＧＢＴを適用している。ＩＧＢＴにはフリーホイリングダイオード（ＦＷＤ）がそれぞれ並列に接続されている。

また、図３２に示す力率改善回路（ＰＦＣ回路）は、ＡＣ−ＡＣ変換の入力電流を正弦波状に制御して波形改善をはかる回路であり、スイッチング電源用に用いられる。図３３の回路図は、マトリクスコンバータ回路の全体図およびマトリクスコンバータ回路のスイッチング部の構成を示している。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態中に記載した寸法や濃度、電圧値や電流値、温度や時間等の処理条件などの種々の値は一例であり、本発明はそれらの値に限定されるものではない。

以上のように、本発明にかかる半導体装置は、電力用半導体装置に有用であり、特に、ＩＧＢＴモジュールに適している。

１Ｎ^-ドリフト層（第１半導体層）
２Ｎ⁺フィールドストップ層（第４半導体層）
３Ｐ⁺コレクタ層（第５半導体層）
４Ｐ⁺ベース層（第２半導体層）
５Ｐ⁺コンタクト層
６Ｎ⁺エミッタ層（第３半導体層）
７コレクタ電極（第２電極）
８エミッタ電極（第１電極）
９層間絶縁膜
１０ゲート電極（第３電極）
１１ゲート絶縁膜
１１ａ第１ゲート絶縁膜
１１ｂ第２ゲート絶縁膜
１００半導体装置

Claims

第１導電型の半導体基体の第１主面側に形成された第１導電型の第１半導体層と、
前記第１半導体層よりも高濃度で、かつ前記第１半導体層の前記第１主面側表面層に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも高濃度で、かつ前記第２半導体層に選択的に設けられた第１導電型の第３半導体層と、
前記第１半導体層よりも高濃度で、かつ前記半導体基体の第２主面側で前記第１半導体層に接して設けられた第１導電型の第４半導体層と、
前記第１半導体層よりも高濃度で、かつ前記第４半導体層に接して前記半導体基体の第２主面側表面層に設けられた第２導電型の第５半導体層と、
前記第３半導体層の少なくとも一部に接触する第１電極と、
前記第５半導体層の少なくとも一部に接触する第２電極と、
前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチ内に設けられたゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるトレンチゲート構造と、を備える半導体装置であって、
前記ゲート絶縁膜は、前記第２半導体層の少なくとも一部に接する第１ゲート絶縁膜と、前記第１半導体層の少なくとも一部に接する第２ゲート絶縁膜と、からなり、
前記第２ゲート絶縁膜の厚さは前記第１ゲート絶縁膜の厚さよりも厚く、
前記第２ゲート絶縁膜が設けられた部分における前記トレンチの幅は前記第１ゲート絶縁膜が設けられた部分における前記トレンチの幅よりも広く、
前記トレンチの底面は、前記第１半導体層の内部に位置し、
前記第２ゲート絶縁膜に接する前記ゲート電極の底部は、前記第２ゲート絶縁膜を挟んで底面が曲面状の前記トレンチ底部に沿って形成され、
前記第１ゲート絶縁膜が設けられた部分から、前記第２ゲート絶縁膜が設けられた部分に至る遷移部の前記トレンチの側面は、前記第２半導体層の底面に対して斜めに傾いていることを特徴とする半導体装置。
前記第５半導体層から、前記第２ゲート絶縁膜が設けられた前記トレンチ底部までの距離は、前記第１主面から、前記第２ゲート絶縁膜が設けられた前記トレンチ底部までの距離よりも長いことを特徴とする請求項１に記載の半導体装置。
前記遷移部における前記ゲート電極の側面は、前記第２半導体層の底面に対して斜めに傾いていることを特徴とする請求項１または２に記載の半導体装置。