JP2018082010A - 半導体装置 - Google Patents

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Abstract

【課題】オフ状態からオン状態に移行する際のスイッチング損失を低減できる半導体装置を提供することを目的とする。
【解決手段】第１トレンチ１３ａ上に第１ゲート絶縁膜１４ａを介して第１ゲート電極１５ａを配置すると共に、第２トレンチ１３ｂ上に第２ゲート絶縁膜１４ｂを介して第２ゲート電極１５ｂを配置し、第１ゲート電１５ａにゲート電圧を印加し、第２ゲート電極１５ｂを第１電極１９と電気的に接続する。そして、第２ゲート絶縁膜１４ｂのうち、第２トレンチ１３ｂの側面であって、ドリフト層１１と接する領域上に形成された全ての部分の単位面積当たりの第２容量を、第１ゲート絶縁膜１４ａのうち、第１トレンチ１３ａの側面であって、ベース層１２と接する領域上に形成された部分の単位面積当たりの第１容量以下とし、かつ少なくとも一部の第２容量を第１容量より小さくする。
【選択図】図１

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。
従来より、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成された半導体装置を用いることが提案されている（例えば、特許文献１参照）。例えば、ＩＧＢＴ素子が形成された半導体装置は、Ｎ−型のドリフト層を有し、このドリフト層上にＰ型のベース層が形成されている。そして、ベース層を貫通するように複数のトレンチが形成されており、各トレンチには、トレンチの壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。さらに、ベース層の表層部には、トレンチの側面に接するようにＮ＋型のエミッタ領域が形成されている。
また、ドリフト層を挟んでベース層と反対側には、Ｐ型のコレクタ層が形成されている。そして、ベース層およびエミッタ領域と電気的に接続される上部電極が形成され、コレクタ層と電気的に接続される下部電極が形成されている。
このような半導体装置では、導通損失の低減を図るため、複数のゲート電極の一部のゲート電極が上部電極と接続されて当該上部電極と同電位とされている。つまり、複数のゲート電極の一部のゲート電極は、ダミーゲート電極とされている。
特開２００４−２２９４１号公報
しかしながら、上記半導体装置では、ゲート電極の一部が上部電極と接続されているため、電流が流れていないオフ状態から電流を流すオン状態へ移行する際、スイッチング損失が大きくなり易いという問題がある。
本発明は上記点に鑑み、オフ状態からオン状態に移行する際のスイッチング損失を低減できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ゲート絶縁膜（１４ａ、１４ｂ）上にゲート電極（１５ａ、１５ｂ）が配置された半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ベース層を貫通してドリフト層に達する複数のトレンチ（１３ａ、１３ｂ）と、トレンチの壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１６）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層と電気的に接続される第２電極（２２）と、を備え、複数のゲート電極は、一部のゲート電極（１５ａ）にゲート電圧が印加され、残部のゲート電極（１５ｂ）が第１電極と電気的に接続されることで第１電極と同電位とされており、一部のゲート電極が配置されるトレンチを第１トレンチ（１３ａ）、残部のゲート電極が配置されるトレンチを第２トレンチ（１３ｂ）、第１トレンチの壁面に形成されたゲート絶縁膜を第１ゲート絶縁膜（１４ａ）、第２トレンチの壁面に形成されたゲート絶縁膜を第２ゲート絶縁膜（１４ｂ）とすると、第２ゲート絶縁膜のうち、第２トレンチの側面であって、ドリフト層と接する領域上に形成された全ての部分の単位面積当たりの第２容量は、第１ゲート絶縁膜のうち、第１トレンチの側面であって、ベース層と接する領域上に形成された部分の単位面積当たりの第１容量以下とされ、かつ少なくとも一部の第２容量は第１容量より小さくされている。
これによれば、半導体装置をオフ状態からオン状態に移行する際、ドリフト層のうちの第２トレンチと接する部分に反転層が形成され難くなり、空乏層の広がりが抑制される。したがって、ドリフト層に供給されたホールが反転層を介して掃き出されることを抑制できる。このため、早期にコレクタ−エミッタ間電圧を最小値まで低下させることができ、スイッチング損失の低減を図ることができる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の断面図である。 半導体装置がオフ状態からオン状態へ移行する際のゲート−エミッタ間電圧Ｖｇｅ、コレクタ−エミッタ間電流Ｉｃｅ、およびコレクタ−エミッタ間電圧Ｖｃｅの関係を示すタイミングチャートである。 図１に示す半導体装置における図２中の各時点Ｔのホール密度を示すシミュレーション結果である。 従来の半導体装置における図２中の各時点Ｔのホール密度を示すシミュレーション結果である。 図４（ｅ）に対応するホール電流を示すシミュレーション結果である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ−型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。
また、ベース層１２を貫通してドリフト層１１に達する複数のトレンチ１３ａ、１３ｂが形成されており、ベース層１２は複数のトレンチ１３ａ、１３ｂによって分断されている。本実施形態では、複数のトレンチ１３ａ、１３ｂは、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。以下では、トレンチ１３ａを第１トレンチ１３ａとし、トレンチ１３ｂを第２トレンチ１３ｂとして説明する。
第１トレンチ１３ａは、第１トレンチ１３ａの壁面を覆うように形成された第１ゲート絶縁膜１４ａと、当該第１ゲート絶縁膜１４ａの上に形成された第１ゲート電極１５ａとにより埋め込まれている。同様に、第２トレンチ１３ｂは、第２トレンチ１３ｂの壁面を覆うように形成された第２ゲート絶縁膜１４ｂと、当該第２ゲート絶縁膜１４ｂの上に形成された第２ゲート電極１５ｂとにより埋め込まれている。
なお、本実施形態では、第１ゲート絶縁膜１４ａおよび第２ゲート絶縁膜１４ｂは、それぞれＳｉＯ２等で構成され、第１ゲート電極１５ａおよび第２ゲート電極１５ｂは、それぞれポリシリコン等で構成されている。また、本実施形態では、第１トレンチ１３ａおよび第２トレンチ１３ｂは、第１トレンチ１３ａおよび第２トレンチ１３ｂの延設方向と直交する方向であって、半導体基板１０の面方向に沿った方向（すなわち、図１中紙面左右方向）に交互に形成されている。しかしながら、第１トレンチ１３ａおよび第２トレンチ１３ｂは、例えば、第１トレンチ１３ａおよび第２トレンチ１３ｂの延設方向と直交する方向であって、半導体基板１０の面方向に沿った方向に複数ずつ纏めて形成されていてもよく、配置順序は適宜変更可能である。
ここで、本実施形態の第１ゲート絶縁膜１４ａおよび第２ゲート絶縁膜１４ｂの構成について説明する。
第１ゲート絶縁膜１４ａは、第１トレンチ１３ａの壁面上において、部分毎に厚さがほぼ均一とされている。具体的には、第１ゲート電極１５ａは、後述するように、外部のゲート回路と接続され、ベース層１２のうちの第１トレンチ１３ａと接する部分に反転層（すなわち、チャネル領域）が形成されるように当該ゲート回路から所定のゲート電圧が印加される。つまり、第１ゲート絶縁膜１４ａのうちのベース層１２と接する部分の厚さは、反転層が形成可能な厚さに規定される。言い換えると、第１ゲート絶縁膜１４ａのうちのベース層１２と接する部分の厚さは、ＭＯＳゲートの閾値電圧Ｖｔｈを決定する部分の厚さで規定される。そして、第１ゲート絶縁膜１４ａは、他の部分の厚さも、第１ゲート絶縁膜１４ａのうちのベース層１２と接する部分の厚さと等しくされている。
第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの壁面上において、部分毎に厚さがほぼ均一とされている。但し、第２ゲート絶縁膜１４ｂは、全体的に第１ゲート絶縁膜１４ａの厚さより厚くされており、本実施形態では、第１ゲート絶縁膜１４ａの２倍の厚さとされている。
すなわち、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの側面であって、ドリフト層１１と接する領域上に形成された全ての部分の単位面積当たりの第２容量が、第１ゲート絶縁膜１４ａのうち、第１トレンチ１３ａの側面であって、ベース層１２と接する領域上に形成された部分の単位面積当たりの第１容量以下とされている。そして、本実施形態では、第２ゲート絶縁膜１４ｂの厚さは、全体的に第１ゲート絶縁膜１４ａの厚さより厚くされているため、全ての部分の第２容量が第１容量より小さくされている。なお、以下では、第２ゲート絶縁膜１４ｂのうち、第２トレンチ１３ｂの側面であって、ドリフト層１１と接する領域上に形成された部分の単位面積当たりの容量を単に第２容量とし、第１ゲート絶縁膜１４ａのうち、第１トレンチ１３ａの側面であって、ベース層１２と接する領域上に形成された部分の単位面積当たりの容量を単に第１容量として説明する。
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１６およびＰ＋型のボディ領域１７が形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、第１トレンチ１３ａの側面に接するように形成されている。一方、ボディ領域１７は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
より詳しくは、エミッタ領域１６は、第１トレンチ１３ａの延設方向に沿って当該第１トレンチ１３ａの側面に接するように棒状に延設され、第１トレンチ１３ａの先端よりも内側で終端する構造とされている。ボディ領域１７は、第２トレンチ１３ｂの延設方向に沿って当該第２トレンチ１３ｂの側面に接するように棒状に延設され、第２トレンチ１３ｂの先端よりも内側で終端する構造とされている。また、ボディ領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。層間絶縁膜１８には、エミッタ領域１６の一部およびボディ領域１７を露出させる第１コンタクトホール１８ａが形成されていると共に、第２ゲート電極１５ｂを露出させる第２コンタクトホール１８ｂが形成されている。そして、層間絶縁膜１８上には、第１コンタクトホール１８ａを介してエミッタ領域１６およびボディ領域１７と電気的に接続されると共に、第２コンタクトホール１８ｂを介して第２ゲート電極１５ｂとも接続される上部電極１９が形成されている。つまり、本実施形態では、第２ゲート電極１５ｂは、上部電極１９と同電位とされており、いわゆるダミーゲート電極として機能する。
なお、本実施形態では、第１ゲート電極１５ａが一部のゲート電極に相当し、第２ゲート電極１５ｂが残部のゲート電極に相当し、上部電極１９が第１電極に相当している。また、第１ゲート電極１５ａは、図示しないゲート配線およびゲートパッド等を介して外部のゲート回路と電気的に接続され、当該ゲート回路から所定のゲート電圧が印加される。
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、Ｐ型のコレクタ層２１が形成され、コレクタ層２１上（すなわち、半導体基板１０の他面１０ｂ上）にはコレクタ層２１と電気的に接続される下部電極２２が形成されている。なお、本実施形態では、下部電極が第２電極に相当している。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。
次に、上記半導体装置において、電流が流れていないオフ状態から電流が流れるオン状態に移行する際の状態について説明する。
なお、以下では、図２〜図５を参照しつつ、第２ゲート絶縁膜１４ｂの厚さが第１ゲート絶縁膜１４ａの厚さと等しくされ、第２ゲート電極１５ｂが上部電極１９と電気的に接続されている半導体装置（以下では、従来の半導体装置という）と比較して説明する。また、図３は、図２中の各時点における本実施形態の半導体装置のホール密度を示すシミュレーション結果であり、図４は、図２中の各時点における従来の半導体装置のホール密度を示すシミュレーション結果である。具体的には、図３および図４において、（ａ）は時点Ｔ１のホール密度を示し、（ｂ）は時点Ｔ２のホール密度を示し、（ｃ）は時点Ｔ３のホール密度を示し、（ｄ）は時点Ｔ４のホール密度を示し、（ｅ）は時点Ｔ５のホール密度を示し、（ｆ）は時点Ｔ６のホール密度を示し、（ｇ）は時点Ｔ７のホール密度を示している。
上記半導体装置がオフ状態からオン状態に移行する際には、上部電極１９を接地すると共に下部電極２２に正の電圧が印加された状態で第１ゲート電極１５ａに外部のゲート回路から所定のゲート電圧が印加される。これにより、ゲート−エミッタ間電圧Ｖｇｅが徐々に上昇する。その後、時点Ｔ１にて、第１ゲート電極１５ａのゲート電位がＭＯＳゲートの閾値電圧Ｖｔｈ以上となると、ベース層１２のうちの第１トレンチ１３ａと接する部分に反転層（すなわち、チャネル領域）が形成される。そして、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給される。これにより、伝導度変調によってドリフト層１１の抵抗値が低下し、コレクタ−エミッタ間電流Ｉｃｅが流れ始めると共に、コレクタ−エミッタ間電圧（以下では、単にコレクタ電圧という）Ｖｃｅが低下し始める。
そして、コレクタ電圧Ｖｃｅは、従来の半導体装置では、時点Ｔ７にて最小値となった後にほぼ一定となる。これに対し、本実施形態の半導体装置では、時点Ｔ７以前の時点Ｔ６にて最小値となった後にほぼ一定となる。つまり、本実施形態の半導体装置では、従来の半導体装置より早期にコレクタ電圧Ｖｃｅを最小値に低下させることができ、オフ状態からオン状態に移行する際のスイッチング損失の低減を図ることができる。
具体的な原理について説明すると、第２ゲート電極１５ｂが上部電極１９と電気的に接続されている半導体装置では、オフ状態からオン状態に移行する際、第２トレンチ１３ｂのうちのドリフト層１１と接する部分に電荷が蓄積されてｐ型の反転層が形成される。そして、図３（ａ）および図４（ａ）に示されるように、ドリフト層１１には、この反転層との間で構成される空乏層ｄが広がる。
その後、従来の半導体装置では、図４の各図に示されるように、徐々にドリフト層１１のホール密度が高くなることで空乏層ｄが小さくなり、図４（ｇ）に示されるように、時点Ｔ７にて空乏層ｄが第２トレンチ１３ｂの側面近傍から消滅する。但し、空乏層ｄが消滅するまでの過程では、図５中の矢印Ａに示されるように、ドリフト層１１に供給されたホールが空乏層ｄを介して反転層に引き寄せられ、反転層を通過してベース層１２側に掃き出されてしまう。このため、従来の半導体装置では、図２に示されるように、時点Ｔ３近傍からコレクタ電圧Ｖｃｅの低下が緩やかになり、コレクタ電圧Ｖｃｅが最小値に達するまでの期間が長くなる。
これに対し、本実施形態では、第２ゲート絶縁膜１４ｂが第１ゲート絶縁膜１４ａより厚くされ、第２容量が第１容量より小さくされている。このため、従来の半導体装置と比較して、ドリフト層１１のうちの第２トレンチ１３ｂと接する領域に蓄積される電荷が少なくなる。つまり、本実施形態の半導体装置では、図３（ａ）に示されるように、図４（ａ）と比較して、空乏層ｄの広がりが抑制される。そして、空乏層ｄの広がりが抑制されることにより、ドリフト層１１に供給されたホールがベース層１２側に掃き出され難くなる。このため、図３の各図に示されるように、徐々に空乏層ｄが小さくなるのは従来の半導体装置と同様であるが、図３（ｆ）に示されるように、時点Ｔ６にて空乏層ｄが第２トレンチ１３ｂの側面近傍から消滅する。したがって、従来の半導体装置と比較して、早期にコレクタ電圧Ｖｃｅを最小値まで低下させることができ、オフ状態からオン状態に移行する際のスイッチング損失を低減することができる。
以上説明したように、本実施形態では、第２ゲート絶縁膜１４ｂは、第１ゲート絶縁膜１４ａより厚くされ、第２容量が第１容量より小さくされている。このため、半導体装置をオフ状態からオン状態に移行する際、ドリフト層１１のうちの第２トレンチ１３ｂと接する部分に反転層が形成され難くなり、空乏層ｄの広がりを抑制できる。したがって、ドリフト層１１に供給されたホールが反転層を介して掃き出されることを抑制でき、早期にコレクタ電圧Ｖｃｅを最小値まで低下させることができるため、スイッチング損失の低減を図ることができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、第２ゲート絶縁膜１４ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図６に示されるように、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂのうちのベース層１２と接する領域上に形成された部分の厚さが第１ゲート絶縁膜１４ａの厚さと等しくされている。そして、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂのうちのドリフト層１１と接する領域上に形成された部分の厚さが、第１ゲート絶縁膜１４ａの厚さより厚くされている。
より詳しくは、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂにおけるドリフト層１１と接する領域上に形成された部分のうちの当該第２トレンチ１３ｂの底部側の部分が厚くされている。そして、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂにおけるドリフト層１１と接する領域上に形成された部分のうちのベース層１２側の部分が第１ゲート絶縁膜１４ａの厚さと等しくされている。言い換えると、第２ゲート電極１５ｂは、ベース層１２側に位置する部分の幅が第１ゲート電極１５ａの幅と等しくされ、ドリフト層１１側に位置する部分の幅がベース層１２側に位置する部分の幅より狭くされている。なお、ここでの幅とは、第１トレンチ１３ａおよび第２トレンチ１３ｂの延設方向と直交する方向であって、半導体基板１０の一面１０ａの面方向に沿った方向のことである。
つまり、本実施形態では、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの側面のうちのドリフト層１１と接する領域上に形成された部分において、ベース層１２側の部分の第２容量が第１容量と等しくされ、第２トレンチ１３ｂの底部側の部分の第２容量が第１容量より小さくされている。
このように、第２ゲート絶縁膜１４ｂのうちの一部分の第２容量が第１容量より小さくなるようにし、他の部分の第２容量が第１容量と等しくなる半導体装置としても、空乏層ｄの広がりを抑制できるため、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して、第１ゲート絶縁膜１４ａの構成を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図７に示されるように、第１ゲート絶縁膜１４ａは、第２ゲート絶縁膜１４ｂと同様の構成とされている。すなわち、第１ゲート絶縁膜１４ａは、第１トレンチ１３ａのうちのドリフト層１１と接する領域上に形成された部分の厚さがベース層１２と接する領域上に形成された部分の厚さより厚くされている。言い換えると、第１ゲート絶縁膜１４ａは、閾値電圧Ｖｔｈを決定する部分と異なる部分が厚くされている。
このような半導体装置としても上記第２実施形態と同様の効果を得ることができる。また、この半導体装置では、第１ゲート絶縁膜１４ａおよび第２ゲート絶縁膜１４ｂが同様の構成とされているため、第１ゲート絶縁膜１４ａおよび第２ゲート絶縁膜１４ｂを同様の工程で形成することができ、製造工程の簡略化を図ることができる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対して、第２ゲート絶縁膜１４ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図８に示されるように、第２ゲート絶縁膜１４ｂは、第１ゲート絶縁膜１４ａと厚さが等しくされている。但し、第２ゲート絶縁膜１４ｂは、第１ゲート絶縁膜１４ａを構成するＳｉＯ２より誘電率が小さい材料で構成されている。このため、本実施形態の半導体装置においても、第２ゲート絶縁膜１４ｂの第２容量は、第１ゲート絶縁膜１４ａの第１容量より小さくされている。なお、ＳｉＯ２より誘電率が小さい材料としては、例えば、ＳｉＯＦ、ＳｉＯＣ等が用いられる。
以上説明したように、第２ゲート絶縁膜１４ｂを第１ゲート絶縁膜１４ａより誘電率が小さい材料で構成しても、第２容量が第１容量より小さくなるため、空乏層ｄの広がりを抑制でき、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記各実施形態において、ボディ領域１７は、第２トレンチ１３ｂと接していなくてもよい。つまり、ボディ領域１７と第２トレンチ１３ｂとの間にベース層１２が存在する構成としてもよい。さらに、第１トレンチ１３ａの側面に接するエミッタ領域１６に加え、第２トレンチ１３ｂの側面に接するエミッタ領域１６が形成されていてもよい。
そして、上記各実施形態において、第２ゲート電極１５ｂと上部電極１９とがコンタクトホール１８ｂを介して直接電気的に接続されていなくてもよい。例えば、第１ゲート電極１５ａが接続されるゲートパッドと異なるゲートパッドを備えるようにし、当該異なるゲートパッドが第２ゲート電極１５ｂおよび上部電極１９と電気的に接続されるようにしてもよい。つまり、第２ゲート電極１５ｂは、第１ゲート電極１５ａが接続されるゲートパッドと異なるゲートパッドを介して上部電極１９と電気的に接続されていてもよい。
また、上記各実施形態において、半導体装置をオフ状態からオン状態に移行する際、スイッチング損失が増大するのは、ドリフト層１１に供給されたホールが第２トレンチ１３ｂの側面に沿って形成された反転層を介してベース層１２側に掃き出されるためである。このため、上記第１〜第３実施形態において、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの側面のうちのドリフト層１１と接する領域上の部分が厚くされていれば、第２トレンチ１３ｂの底面上の部分は厚くされていなくてもよい。同様に、上記第４実施形態において、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの底面上に形成される部分がＳｉＯ２で構成されていてもよい。
また、上記第２、第３実施形態では、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの側面のうちのドリフト層１１と接する領域上に形成された部分において、ベース層１２側の部分が厚くされていてもよい。つまり、第２ゲート絶縁膜１４ｂにおける第２トレンチ１３ｂの側面のうちのドリフト層１１と接する領域上に形成された部分の厚さは、第１ゲート絶縁膜１４ａのうちの閾値電圧Ｖｔｈを規定する部分の厚さ以上とされ、かつ少なくとも一部が第１ゲート絶縁膜１４ａのうちの閾値電圧Ｖｔｈを規定する部分の厚さより厚くされていればよい。同様に、上記第４実施形態において、第２ゲート絶縁膜１４ｂは、第２トレンチ１３ｂの側面のうちのドリフト層１１と接する領域上に形成された部分において、第１ゲート絶縁膜１４ａのうちの閾値電圧Ｖｔｈを規定する部分の誘電率以下とされ、かつ少なくとも一部が第１ゲート絶縁膜１４ａのうちの閾値電圧Ｖｔｈを規定する部分の誘電率より小さくされていればよい。
また、上記第２実施形態において、第２ゲート電極１５ｂの幅が半導体基板１０の厚さ方向に一定とされていてもよい。なお、このような構成とする場合、第２トレンチ１３ｂのうちの底部側の部分の幅を開口部側の幅より長くなるようにし、第２ゲート絶縁膜１４ｂのうちの第２トレンチ１３ｂの底部側の部分を厚くすればよい。
さらに、上記第４実施形態において、第２容量が第１容量以下となり、かつ少なくとも一部の第２容量が第１容量より小さくなるのであれば、第２ゲート絶縁膜１４ｂは第１ゲート絶縁膜１４ａより薄くされていてもよい。
そして、上記各実施形態を適宜組み合わせることもできる。例えば、第１〜第３実施形態に第４実施形態を組み合わせ、第２ゲート絶縁膜１４ｂを第１ゲート絶縁膜１４ａより誘電率が低い材料で構成するようにしてもよい。
１１ ドリフト層
１２ ベース層
１３ａ 第１トレンチ
１３ｂ 第２トレンチ
１４ａ 第１ゲート絶縁膜
１４ｂ 第２ゲート絶縁膜
１５ａ 第１ゲート電極
１５ｂ 第２ゲート電極
１６ エミッタ領域
１９ 上部電極
２２ 下部電極

Claims (3)

  1. ゲート絶縁膜（１４ａ、１４ｂ）上にゲート電極（１５ａ、１５ｂ）が配置された半導体装置において、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、
    前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（１３ａ、１３ｂ）と、
    前記トレンチの壁面に形成された前記ゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された前記ゲート電極と、
    前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１６）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
    前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
    前記複数のゲート電極は、一部のゲート電極（１５ａ）にゲート電圧が印加され、残部のゲート電極（１５ｂ）が前記第１電極と電気的に接続されることで前記第１電極と同電位とされており、
    前記一部のゲート電極が配置されるトレンチを第１トレンチ（１３ａ）、前記残部のゲート電極が配置されるトレンチを第２トレンチ（１３ｂ）、第１トレンチの壁面に形成されたゲート絶縁膜を第１ゲート絶縁膜（１４ａ）、前記第２トレンチの壁面に形成されたゲート絶縁膜を第２ゲート絶縁膜（１４ｂ）とすると、
    前記第２ゲート絶縁膜のうち、前記第２トレンチの側面であって、前記ドリフト層と接する領域上に形成された全ての部分の単位面積当たりの第２容量は、前記第１ゲート絶縁膜のうち、前記第１トレンチの側面であって、前記ベース層と接する領域上に形成された部分の単位面積当たりの第１容量以下とされ、かつ少なくとも一部の第２容量は第１容量より小さくされている半導体装置。
  2. 前記第２ゲート絶縁膜のうち、前記第２トレンチの側面であって、前記ドリフト層と接する領域上に形成された全ての部分の厚さは、前記第１ゲート絶縁膜のうち、前記第１トレンチの側面であって、前記ベース層と接する領域上に形成された部分の厚さ以上とされている請求項１に記載の半導体装置。
  3. 前記第２ゲート絶縁膜のうち、前記第２トレンチの側面であって、前記ドリフト層と接する領域上に形成された全ての部分の誘電率は、前記第１ゲート絶縁膜のうち、前記第１トレンチの側面であって、前記ベース層と接する領域上に形成された部分の誘電率以下とされている請求項１または２に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
JP7337619B2 (ja) * 2019-09-17 2023-09-04 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245477A (ja) * 2005-03-07 2006-09-14 Toshiba Corp 半導体装置
JP2014197702A (ja) * 2010-12-08 2014-10-16 株式会社デンソー 絶縁ゲート型半導体装置
JP2016046416A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置
WO2016136230A1 (ja) * 2015-02-25 2016-09-01 株式会社デンソー 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022941A (ja) 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP2012204377A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 電力用半導体装置
JP6182849B2 (ja) 2012-11-13 2017-08-23 サンケン電気株式会社 半導体装置の製造方法
US9337270B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
US9337185B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor devices
CN104103523A (zh) * 2014-07-25 2014-10-15 苏州东微半导体有限公司 一种带u形沟槽的功率器件的制造方法
JP6260515B2 (ja) * 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
DE102014119466A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245477A (ja) * 2005-03-07 2006-09-14 Toshiba Corp 半導体装置
JP2014197702A (ja) * 2010-12-08 2014-10-16 株式会社デンソー 絶縁ゲート型半導体装置
JP2016046416A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置
WO2016136230A1 (ja) * 2015-02-25 2016-09-01 株式会社デンソー 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法
JP7184681B2 (ja) 2019-03-18 2022-12-06 株式会社東芝 半導体装置およびその制御方法

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