JP6729478B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。

従来より、パワースイッチング素子として利用される半導体装置として、ＩＧＢＴが形成されたものが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、Ｎ⁻型のドリフト層を有する半導体基板の表層部にＰ型のベース層が形成され、ベース層とドリフト層との間にＮ^＋型のキャリアストレージ層（以下では、単にＣＳ層という）が形成されている。そして、半導体基板には、ベース層およびＣＳ層を貫通するように複数のトレンチが形成され、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。なお、複数のゲート電極は、ゲート制御回路と接続されて所定の電圧が印加される第１ゲート電極と、エミッタ電極と接続されて当該エミッタ電極と同電位とされる第２ゲート電極とを有している。

また、ベース層の表層部には、トレンチと接するようにＮ^＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ^＋型のコレクタ層が形成されている。そして、半導体基板の表面側には、ベース層およびエミッタ領域と電気的に接続されるエミッタ電極が形成され、半導体基板の裏面側には、コレクタ層と電気的に接続されるコレクタ電極が形成されている。

このような半導体装置では、エミッタ電極にコレクタ電極より低い電圧が印加されると共に、第１ゲート電極に絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧が印加されるとオフ状態からオン状態となる。すなわち、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。この際、ドリフト層に供給されたホールは、ＣＳ層によってベース層を介してエミッタ電極から抜け出ることが抑制される。したがって、オン電圧の低減を図ることができる。

なお、ここでのオフ状態とは、コレクタ電極とエミッタ電極との間に電流が流れていない状態であり、オン状態とは、コレクタ電極とエミッタ電極との間に電流が流れている状態のことである。

特開２００５−３４７２８９号公報

ところで、上記のような半導体装置は、使用用途によっては、第１ゲート電極の少なくとも一部を隣合って配置した方が好ましいことがある。このような半導体装置では、第１ゲート電極が全て隣合って配置されていない場合と比較して、ミラー期間を増加でき、コレクタ電位の変化速度（すなわち、ｄＶｃｅ／ｄｔ）の低減を図ることができる。

しかしながら、このような半導体装置では、オフ状態からオン状態にする際、隣合う第１ゲート電極のゲート電位が不安定に変動し易く、コレクタ電極−エミッタ電極間電流が不安定に変動し易いという問題がある。つまり、スイッチング制御性が低下してしまうという問題がある。

本発明は、上記点に鑑みて、スイッチング制御性の低下を抑制できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、半導体基板（１０）にトレンチ（１４ａ、１４ｂ）が形成されると共に、トレンチ上にゲート絶縁膜（１５）を介してゲート電極（１６ａ、１６ｂ）が配置された半導体装置において、第１導電型のドリフト層（１１）と、ドリフト層上に配置され、ドリフト層よりも高不純物濃度とされた第１導電型のＣＳ層（１３）と、ドリフト層上に配置された第２導電型のベース層（１２）と、ドリフト層を挟み、ベース層と反対側に形成された第２導電型のコレクタ層（２２）と、を有する半導体基板と、ベース層を貫通すると共に、半導体基板の面方向における所定方向に延設されたトレンチの壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を有する複数のトレンチゲート構造と、ベース層の表層部に選択的に形成されると共に半導体基板の一面（１０ａ）の一部を構成し、トレンチと接する第１導電型のエミッタ領域（１７）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２０）と、コレクタ層と電気的に接続される第２電極（２３）と、を備え、複数のゲート電極は、所定のゲート電圧が印加される複数の第１ゲート電極（１６ａ）と、第１電極と電気的に接続されることで第１電極と同電位とされる第２ゲート電極（１６ｂ）と、を有し、複数の第１ゲート電極は、所定方向と交差する方向であって、半導体基板の面方向に沿った方向において、少なくとも一部が隣合って配置されており、ＣＳ層は、少なくとも隣合う第１ゲート電極と第２ゲート電極との間の領域に形成され、隣合う第１ゲート電極同士の間の領域は、第１ゲート電極に所定のゲート電圧が印加され、第１電極から第１キャリアが供給されると共に第２電極から第２キャリアが供給されることで第１電極と第２電極との間に電流が流れる際、第２キャリアが隣合う第１ゲート電極同士の間の領域の方が隣合う第１ゲート電極と第２ゲート電極との間の領域より第１電極へと抜け易くなるように、隣合う第１ゲート電極と第２ゲート電極との間に形成されたＣＳ層より第１導電型の不純物濃度が低くされた領域を有している。そして、キャリアストレージ層は、隣合う第１ゲート電極で挟まれる領域に形成された第１キャリアストレージ層（３１）と、隣合う第１ゲート電極と第２ゲート電極との間の領域に形成された第２キャリアストレージ層（３２）と、を有し、第１キャリアストレージ層は、ベース層の表層部のうちのエミッタ領域の下方に形成された第１領域（３１ａ）と、ベース層の表層部のうちのエミッタ領域と異なる領域の下方に形成され、第２キャリアストレージ層より第１導電型の不純物濃度が低くされた第２領域（３１ｂ）とを有し、第１領域は、第２キャリアストレージ層と同じ不純物濃度とされている。

これによれば、隣合う第１ゲート電極同士の間の領域が隣合う第１ゲート電極と第２ゲート電極との間の領域と第１導電型の不純物濃度が等しくされている場合と比較すると、隣合う第１ゲート電極同士の間の領域からドリフト層に供給された第２キャリアが第１電極へと抜け易くなる。このため、第１ゲート電極が隣合って配置されている場合においても、当該第１ゲート電極のゲート電位が変動することを抑制でき、スイッチング制御性が低下することを抑制できる。

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。

第１実施形態における半導体装置の断面図である。 図１中のII−II線に沿った断面図である。 ＣＳ層の不純物濃度が一定とされている半導体装置におけるホールの状態を示す模式図である。 図１に示す半導体装置におけるホールの状態を示す模式図である。 第１ゲート電極−エミッタ電極間電圧と時間との関係を示す図である。 コレクタ電極−エミッタ電極間電流と時間との関係を示す図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ⁻型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２、およびドリフト層１１よりも高不純物濃度とされたＮ型のＣＳ層１３が形成されている。本実施形態では、ＣＳ層１３は、ドリフト層１１とベース層１２との間の全領域に形成されている。つまり、ドリフト層１１上には、ドリフト層１１側からＣＳ層１３およびベース層１２が順に形成されている。

そして、半導体基板１０には、ベース層１２およびＣＳ層１３を貫通してドリフト層１１に達する複数のトレンチ１４ａ、１４ｂが形成されている。これにより、ベース層１２およびＣＳ層１３は、複数のトレンチ１４ａ、１４ｂによって分断されている。複数のトレンチ１４ａ、１４ｂは、本実施形態では、半導体基板１０の一面１０ａの面方向のうちの所定方向に沿ってストライプ状に等間隔に形成されている。なお、図１では、複数のトレンチ１４ａ、１４ｂは、それぞれ図１中紙面奥行方向に沿って形成されている。

各トレンチ１４ａ、１４ｂは、各トレンチ１４ａ、１４ｂの壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたゲート電極１６ａ、１６ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１５は、酸化膜等で構成され、ゲート電極１６ａ、１６ｂは、ポリシリコン等で構成される。

ベース層１２の表層部には、図１および図２に示されるように、ドリフト層１１よりも高不純物濃度で構成されたＮ^＋型のエミッタ領域１７と、ベース層１２よりも高不純物濃度で構成されたＰ^＋型のコンタクト領域１８とが形成されている。本実施形態では、エミッタ領域１７およびコンタクト領域１８は、トレンチ１４ａ、１４ｂの延設方向に沿って交互に形成されていると共に、隣接するトレンチ１４ａ、１４ｂの各側面に接するように形成されている。つまり、本実施形態では、半導体基板１０の一面１０ａは、エミッタ領域１７およびコンタクト領域１８を有する構成とされている。

半導体基板１０の一面１０ａ上には、図１に示されるように、ＢＰＳＧ（すなわち、Boron Phosphorus Silicon Glass）等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９には、エミッタ領域１７およびコンタクト領域１８を露出させる第１コンタクトホール１９ａが形成されていると共に、ゲート電極１６ｂを露出させる第２コンタクトホール１９ｂが形成されている。層間絶縁膜１９上には、第１コンタクトホール１９ａを介してエミッタ領域１７およびコンタクト領域１８と電気的に接続されると共に、第２コンタクトホール１９ｂを介してゲート電極１６ｂと接続されるエミッタ電極２０が形成されている。つまり、本実施形態のゲート電極１６ｂは、エミッタ電極２０と同電位とされており、いわゆるダミーゲート電極としての機能を発揮するものである。

なお、ゲート電極１６ａは、図示しないゲート制御回路と接続されて所定のゲート電圧が印加されるようになっている。また、本実施形態では、エミッタ電極２０が第１電極に相当する。

以下では、ゲート電極１６ａ、１６ｂのうちのゲート制御回路と接続されて所定のゲート電圧が印加されるゲート電極１６ａを第１ゲート電極１６ａとする。また、ゲート電極１６ａ、１６ｂのうちのエミッタ電極２０と接続されるゲート電極１６ｂを第２ゲート電極１６ｂとする。さらに、トレンチ１４ａ、１４ｂのうちの第１ゲート電極１６ａが配置されるトレンチを第１トレンチ１４ａとし、トレンチ１４ｂのうちの第２ゲート電極１６ｂが配置されるトレンチを第２トレンチ１４ｂとする。

そして、本実施形態では、第１ゲート電極１６ａは、少なくとも一部が隣合うように配置されている。なお、ここでの隣合うように配置されているとは、第１、第２トレンチ１４ａ、１４ｂの延設方向と直交する方向であり、半導体基板１０の面方向に沿った方向において、隣合うように配置されることを意味している。つまり、図１中では、紙面左右方向において隣合うように配置されることを意味している。これにより、ミラー期間の増加を図ることができ、コレクタ電位の変化速度（すなわち、ｄｖｃｅ／ｄｔ）の低減を図ることができる。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２１が形成されている。このＦＳ層２１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。

そして、ＦＳ層２１を挟んでドリフト層１１と反対側には、Ｐ^＋型のコレクタ層２２が形成されている。また、コレクタ層２２を挟んでＦＳ層２１と反対側には、コレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。つまり、半導体基板１０の他面１０ｂ上には、コレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。

なお、本実施形態では、コレクタ電極２３が第２電極に相当する。また、本実施形態の半導体基板１０は、上記のように、コレクタ層２２、ＦＳ層２１、ドリフト層１１、ベース層１２、ＣＳ層１３、エミッタ領域１７、およびコンタクト領域１８を含んで構成されている。

ここで、ＣＳ層１３は、複数の第１、第２トレンチ１４ａ、１４ｂによって分断されており、隣合う第１ゲート電極１６ａで挟まれる第１ＣＳ層３１と、隣合う第１ゲート電極１６ａで挟まれない第２ＣＳ層３２とを有している。そして、第１ＣＳ層３１は、第２ＣＳ層３２より不純物濃度が低くされている。つまり、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａから第２ＣＳ層３２が形成されている深さと等しい深さの領域に、第２ＣＳ層３２より不純物濃度が低くされた領域を有しているといえる。

なお、第２ＣＳ層３２は、ドリフト層１１に供給されたホールが当該第２ＣＳ層３２を介してベース層１２に直接抜け難くなるように、不純物濃度が設定されている。一方、第１ＣＳ層３１は、第２ＣＳ層３２より、ドリフト層１１に供給されたホールが当該第１ＣＳ層３１を介して直接抜け易くなるように、不純物濃度が設定されている。また、隣合う第１ゲート電極１６ａで挟まれない第２ＣＳ層３２とは、ＣＳ層１３のうちの隣合う第１ゲート電極１６ａおよび第２ゲート電極１６ｂで挟まれる領域、またはＣＳ層１３のうちの隣合う第２ゲート電極１６ｂ同士で挟まれる領域のことである。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ^＋型、Ｎ型、Ｎ⁻型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。

また、本実施形態の第１ＣＳ層３１および第２ＣＳ層３２を有するＣＳ層１３は、次のような工程で形成される。例えば、ドリフト層１１を構成する半導体基板１０を用意した後、半導体基板１０の一面１０ａ側から第１ＣＳ層３１が所望の不純物濃度となるように、リン等のＮ型の不純物をイオン注入する。次に、半導体基板１０の一面１０ａに、第１ＣＳ層３１となる領域に不純物が注入されないようにパターニングしたマスクを配置する。そして、第２ＣＳ層３２を構成する領域に、第２ＣＳ層３２が所望の不純物濃度となるように再びＮ型の不純物をイオン注入する。続いて、熱処理を行って不純物を拡散させることにより、不純物濃度が異なる領域を有するＣＳ層１３を形成する。そして、周知の半導体製造プロセスを行ってベース層１２、エミッタ領域１７、コンタクト領域１８等を形成する。その後、ＣＳ層１３のうちの不純物濃度が薄くなっている領域が隣合う第１ゲート電極１６ａで挟まれるように第１、第２トレンチ１４ａ、１４ｂおよび第１、第２ゲート電極１６ａ、１６ｂを形成する。これにより、第１ＣＳ層３１の不純物濃度が第２ＣＳ層３２の不純物濃度より薄くされた半導体装置が製造される。

また、不純物濃度が異なる領域を有するＣＳ層１３は、次のような工程で形成されてもよい。すなわち、ドリフト層１１を構成する半導体基板１０を用意した後、半導体基板１０の一面１０ａに、第２ＣＳ層３２となる領域に不純物が注入されないようにパターニングしたマスクを配置する。そして、第１ＣＳ層３１を構成する領域に、第１ＣＳ層３１が所望の不純物濃度となるようにＮ型の不純物をイオン注入する。次に、半導体基板１０の一面１０ａに、第１ＣＳ層３１となる領域に不純物が注入されないようにマスクを配置する。そして、第２ＣＳ層３２を構成する領域に、第２ＣＳ層３２が所望の不純物濃度となるようにＮ型の不純物をイオン注入する。その後、熱処理を行って不純物を拡散させることにより、不純物濃度が異なる領域を有するＣＳ層１３を形成するようにしてもよい。

次に、上記半導体装置をオフ状態からオン状態にする際の作動について説明する。なお、以下では、本実施形態の半導体装置の作動について、ＣＳ層１３の全領域の不純物濃度が本実施形態の第２ＣＳ層３２と等しくされている半導体装置と比較しつつ説明する。また、以下では、ＣＳ層１３の全領域の不純物濃度が本実施形態の第２ＣＳ層３２と等しくされていることを単にＣＳ層１３の不純物濃度が一定とされているともいう。

まず、上記半導体装置は、オフ状態からオン状態にする際、例えば、エミッタ電極２０が接地されると共にコレクタ電極２３に正の電圧が印加される。そして、第１ゲート電極１６ａには、ゲート電位が絶縁ゲート構造の閾値電圧Ｖｔｈ以上となるように図示しないゲート制御回路から所定の電圧が印加される。これにより、ベース層１２のうちの第１トレンチ１４ａと接する部分には、Ｎ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ電極２０からエミッタ領域１７および反転層を介して電子がドリフト層１１に供給される。また、コレクタ電極２３からコレクタ層２２を介してホールがドリフト層１１に供給される。これにより、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。なお、本実施形態では、電子が第１キャリアに相当し、ホールが第２キャリアに相当している。

この際、図３および図４に示されるように、第２ゲート電極１６ｂがエミッタ電極２０と接続されているため、ＣＳ層１３およびドリフト層１１のうちの第２トレンチ１４ｂと接する側面には、Ｐ型の反転層４１が形成される。このため、第２ゲート電極１６ｂのうちのドリフト層１１に達している部分の近傍では、ドリフト層１１に供給されたホールが反転層４１を介してエミッタ電極２０から抜け易くなっている。

一方、第１ゲート電極１６ａにはゲート制御回路から所定の電圧が印加されるため、ＣＳ層１３およびドリフト層１１のうちの第１トレンチ１４ａと接する側面には、Ｐ型の反転層４１が形成されない。このため、第１ゲート電極１６ａのうちのドリフト層１１に達している部分（以下では、単に第１ゲート電極１６ａの下部という）の近傍では、ドリフト層１１に供給されたホールが抜け難くなっている。このため、第１ゲート電極１６ａの下部には、ホールが蓄積され易い。

この場合、図３に示されるように、ＣＳ層１３の不純物濃度が一定とされていると、特に隣合う第１ゲート電極１６ａの間の領域では、ドリフト層１１に供給されたホールが抜け難いため、多量のホールが蓄積される。このため、ＣＳ層１３の不純物濃度が一定とされていると、第１ゲート電極１６ａは、第１ゲート電極１６ａの下部の近傍に蓄積された多量のホールにより、ゲート電位が急峻に上昇してしまう。

これに対し、本実施形態では、ＣＳ層１３は、第１ＣＳ層３１が第２ＣＳ層３２より不純物濃度が低くされている。つまり、本実施形態では、第１ＣＳ層３１によって構成される電位障壁は、第２ＣＳ層３２によって構成される電位障壁よりも小さくされている。このため、図４に示されるように、第１ＣＳ層３１では、第２ＣＳ層３２より直接当該領域を介してホールが抜け易くなる。したがって、ＣＳ層１３の不純物濃度が一定とされている場合と比較すると、隣合う第１ゲート電極１６ａの間の領域において、ドリフト層１１に供給されたホールが蓄積され難くなる。

つまり、ＣＳ層１３の不純物濃度が一定とされている場合、図５中の点線で示されるように、第１ゲート電極１６ａのゲート電位は、コレクタ電極−エミッタ電極間電流Ｉｃｅが流れ始めた後の時点Ｔ１以降においても急峻に上昇してしまう。つまり、第１ゲート電極−エミッタ電極間電圧Ｖｇｅが急峻に上昇してしまう。このため、コレクタ電極−エミッタ電極間電流Ｉｃｅは、図６中の点線で示されるように、時点Ｔ２にて安定する前に不安定に変動してしまう。したがって、半導体装置や当該半導体装置に接続される周辺機器が破壊されたり誤作動したりする原因となる。

一方、本実施形態の半導体装置では、図５中の実線で示されるように、第１ゲート電極１６ａのゲート電位は、時点Ｔ１以降も緩やかに上昇する。言い換えると、第１ゲート電極１６ａのゲート電位は、急峻に上昇しない。つまり、第１ゲート電極−エミッタ電極間電圧Ｖｇｅは、急峻に上昇しない。このため、図６中の実線で示されるように、コレクタ電極−エミッタ電極間電流Ｉｃｅは、時点Ｔ２にて安定する前に不安定に変動することが抑制される。したがって、半導体装置や当該半導体装置に接続される周辺機器が破壊されたり誤作動したりすることを抑制できる。

なお、図３および図４は、図１中の隣合う第１ゲート電極１６ａが配置されている部分の拡大図に相当している。そして、図３および図４では、ホールをｈとして示している。また、第１ゲート電極１６ａのゲート電位が十分に高くなった後は、コレクタ電極２３とエミッタ電極２０との間に安定した電流が流れる。このため、第１ゲート電極１６ａのゲート電位がホールによって上昇したとしても問題はない。

以上説明したように、本実施形態では、第１ＣＳ層３１は、第２ＣＳ層３２より不純物濃度が低くされている。つまり、ドリフト層１１に供給されたホールは、第１ＣＳ層３１の方が第２ＣＳ層３２より直接抜け易くなっている。このため、ドリフト層１１のうちの隣合う第１ゲート電極１６ａの間に位置する領域、およびその近傍に多量のホールが蓄積し難くなる。したがって、半導体装置をオフ状態からオン状態にする際、第１ゲート電極１６ａが隣合って配置されている場合においても、当該第１ゲート電極１６ａのゲート電位がホールによって変動してしまうことを抑制でき、スイッチング制御性が低下することを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、第１ＣＳ層３１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図７に示されるように、第１ＣＳ層３１は、エミッタ領域１７の下方に位置する第１領域３１ａと、コンタクト領域１８の下方に位置する第２領域３１ｂとを有している。より詳しくは、第２領域３１ｂは、少なくともコンタクト領域１８の中心を通り、半導体基板１０の一面１０ａに対する法線方向に沿った仮想線と交差するように形成されている。

そして、第１領域３１ａは、第２ＣＳ層３２と同じ不純物濃度とされ、第２領域３１ｂは、第２ＣＳ層３２より不純物濃度が低くされている。つまり、本実施形態では、第１ＣＳ層３１は、第２ＣＳ層３２より不純物濃度が低くされた領域を有する構成とされている。なお、図７は、図１中のII−II線に沿った断面図に相当している。

これによれば、スイッチング制御性が低下することを抑制しつつ、さらにオン電圧の低減を図ることができる。すなわち、第１ＣＳ層３１のうちの第１領域３１ａは、第２ＣＳ層３２と不純物濃度が等しくされている。このため、ドリフト層１１に供給されたホールは、直接第１領域３１ａから抜け難くなる。したがって、さらにオン電圧の低減を図ることができる。また、第１ＣＳ層３１のうちの第２領域３１ｂは、第２ＣＳ層３２よりも不純物濃度が低くされている。このため、ドリフト層１１に供給されたホールは、直接第２領域３１ｂから抜け易くなる。したがって、スイッチング制御性が低下することを抑制できる。

また、第２領域３１ｂから抜け出るホールは、Ｐ型のベース層１２およびＰ型のコンタクト領域１８を介してエミッタ電極２０から抜け出る。このため、第２領域３１ｂがコンタクト領域１８の下方に形成されていることにより、例えば、第２領域３１ｂがエミッタ領域１７の下方に形成されている場合と比較して、エミッタ電極２０に達するまでの通過経路を短くできる。したがって、ホールを抜け易くでき、スイッチング制御性の向上を図ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して、第１コンタクトホール１９ａを形成する場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図８に示されるように、第２ゲート電極１６ｂは、少なくとも一部が隣合うように配置されている。そして、層間絶縁膜１９には、隣合う第２ゲート電極１６ｂで挟まれる部分のエミッタ領域１７およびコンタクト領域１８を露出させる第１コンタクトホール１９ａが形成されていない。つまり、隣合う第２ゲート電極１６ｂで挟まれる部分のエミッタ領域１７およびコンタクト領域１８は、エミッタ電極２０と電気的に接続されない構成とされている。言い換えると、エミッタ電極２０は、第１トレンチ１４ａと接するエミッタ領域１７、および第１トレンチ１４ａと接するベース層１２上に形成されたコンタクト領域１８（すなわち、ベース層１２）のみと電気的に接続されている。

これによれば、ドリフト層１１に供給されたホールは、隣合う第２ゲート電極１６ｂで挟まれる領域からエミッタ電極２０へと抜ける経路が無くなる。このため、隣合う第２ゲート電極１６ｂの間に多量のホールを蓄積でき、さらにオン電圧の低減を図ることができる。なお、第２ゲート電極１６ｂのゲート電位は、コレクタ電極−エミッタ電極間電流Ｉｃｅに寄与しないため、仮に第２ゲート電極１６ｂのゲート電位が変動したとしても特に問題はない。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対して、隣合う第１ゲート電極１６ａで挟まれる部分にＣＳ層１３を形成しないようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図９に示されるように、ＣＳ層１３は、隣合う第１ゲート電極１６ａで挟まれる領域と異なる領域にのみ形成されている。つまり、ＣＳ層１３は、隣合う第１ゲート電極１６ａと第２ゲート電極１６ｂとの間の領域、および隣合う第２ゲート電極１６ｂ同士の間の領域にのみ形成されている。言い換えると、本実施形態のＣＳ層１３は、第２ＣＳ層３２のみで構成されている。

そして、隣合う第１ゲート電極１６ａで挟まれる領域では、ドリフト層１１上に直接ベース層１２が形成されている。つまり、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａからＣＳ層１３が形成されている深さと等しい深さの領域に、ドリフト層１１が配置されている。

このような半導体装置としても、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａからＣＳ層１３が形成されている深さと等しい深さの領域において、隣合う第１ゲート電極１６ａと第２ゲート電極１６ｂとで挟まれる領域より不純物濃度が低くなる。このため、ドリフト層１１に供給されたホールは、隣合う第１ゲート電極１６ａ同士の間に位置するドリフト層１１から直接ベース層１２へと抜け易くなる。したがって、スイッチング制御性が低下することを抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記各実施形態において、ＣＳ層１３は、ドリフト層１１とベース層１２との間ではなく、ベース層１２内において、ベース層１２を上方領域と下方領域とに分断するように形成されていてもよい。つまり、ドリフト層１１上に、ベース層１２の下方領域、ＣＳ層１３、ベース層１２の上方領域が順に配置されるようにしてもよい。

さらに、上記各実施形態において、エミッタ領域１７は、第１、第２トレンチ１４ａ、１４ｂ間の領域において、当該第１、第２トレンチ１４ａ、１４ｂの側面に接するように、第１、第２トレンチ１４ａ、１４ｂの延設方向に沿って棒状に延設されていてもよい。そして、コンタクト領域１８は、第１、第２トレンチ１４ａ、１４ｂ間の領域において、２つのエミッタ領域１７に挟まれた状態で当該第１、第２トレンチ１４ａ、１４ｂの延設方向に棒状に延設されていてもよい。この場合、第３実施形態では、エミッタ電極２０は、第１トレンチ１４ａと接するエミッタ領域１７、および当該エミッタ領域１７と隣接するコンタクト領域１８のみと電気的に接続される。

そして、上記各実施形態において、コンタクト領域１８は形成されていなくてもよい。つまり、半導体基板１０の一面１０ａは、ベース層１２およびエミッタ領域１７で構成されていてもよい。

また、上記第１、第３実施形態において、第１ＣＳ層３１と隣接する第２ＣＳ層３２は、第１ＣＳ層３１側の領域の不純物濃度が第１ＣＳ層３１と等しくされていてもよい。つまり、不純物濃度が異なる領域を有するＣＳ層１３は、上記のように形成されるが、第１、第２トレンチ１４ａ、１４ｂの位置ずれ等を考慮し、第２ＣＳ層３２のうちの第１ＣＳ層３１側の不純物濃度が低くされていてもよい。同様に、第２実施形態では、第２領域３１ｂと隣接する第２ＣＳ層３２は、第２領域３１ｂ側の不純物濃度が第２ＣＳ層３２と等しくされていてもよい。

さらに、上記第１〜第３実施形態において、第１ＣＳ層３１と第２ＣＳ層３２とは、半導体基板１０の一面１０ａからの深さが異なっていてもよい。つまり、第１ＣＳ層３１の方が第２ＣＳ層３２より深くされていてもよいし、第２ＣＳ層３２の方が第１ＣＳ層３１より深くされていてもよい。なお、このような構成は、Ｎ型の不純物をイオン注入する際の加速電圧を変更する等することによって構成される。

また、上記第２実施形態において、図７では、ＣＳ層１３は、コンタクト領域１８の下方の全領域が第２領域３１ｂとされている。しかしながら、第２領域３１ｂの配置箇所はこれに限定されるものではなく、例えば、一部のコンタクト領域１８の下方は第１領域３１ａとされていてもよい。また、上記第２実施形態において、第２領域３１ｂは、エミッタ領域１７の下方を含むように形成されていてもよいし、エミッタ領域１７の下方のみに形成されていてもよい。このような半導体装置としても、第２領域３１ｂを有しない半導体装置と比較して、スイッチング制御性が低下することを抑制できる。

１０ 半導体基板
１１ ドリフト層
１２ ベース層
１３ ＣＳ層（キャリアストレージ層）
１４ａ 第１トレンチ
１４ｂ 第２トレンチ
１５ ゲート絶縁膜
１６ａ 第１ゲート電極
１６ｂ 第２ゲート電極
２０ エミッタ電極（第１電極）
２２ コレクタ層
２３ コレクタ電極（第２電極）

Claims (2)

1. 半導体基板（１０）にトレンチ（１４ａ、１４ｂ）が形成されると共に、前記トレンチ上にゲート絶縁膜（１５）を介してゲート電極（１６ａ、１６ｂ）が配置された半導体装置において、
   第１導電型のドリフト層（１１）と、
   前記ドリフト層上に配置され、前記ドリフト層よりも高不純物濃度とされた第１導電型のキャリアストレージ層（１３）と、
   前記ドリフト層上に配置された第２導電型のベース層（１２）と、
   前記ドリフト層を挟み、前記ベース層と反対側に形成された第２導電型のコレクタ層（２２）と、を有する前記半導体基板と、
   前記ベース層を貫通すると共に、前記半導体基板の面方向における所定方向に延設された前記トレンチの壁面に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記ゲート電極と、を有する複数のトレンチゲート構造と、
   前記ベース層の表層部に選択的に形成されると共に前記半導体基板の一面（１０ａ）の一部を構成し、前記トレンチと接する第１導電型のエミッタ領域（１７）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２０）と、
   前記コレクタ層と電気的に接続される第２電極（２３）と、を備え、
   複数の前記ゲート電極は、所定のゲート電圧が印加される複数の第１ゲート電極（１６ａ）と、前記第１電極と電気的に接続されることで前記第１電極と同電位とされる第２ゲート電極（１６ｂ）と、を有し、
   前記複数の第１ゲート電極は、前記所定方向と交差する方向であって、前記半導体基板の面方向に沿った方向において、少なくとも一部が隣合って配置されており、
   前記キャリアストレージ層は、少なくとも隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域に形成され、
   隣合う前記第１ゲート電極同士の間の領域は、前記第１ゲート電極に所定のゲート電圧が印加され、前記第１電極から第１キャリアが供給されると共に前記第２電極から第２キャリアが供給されることで前記第１電極と前記第２電極との間に電流が流れる際、前記第２キャリアが隣合う前記第１ゲート電極同士の間の領域の方が隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域より前記第１電極へと抜け易くなるように、隣合う前記第１ゲート電極と前記第２ゲート電極との間に形成された前記キャリアストレージ層より第１導電型の不純物濃度が低くされた領域を有しており、
   前記キャリアストレージ層は、隣合う前記第１ゲート電極で挟まれる領域に形成された第１キャリアストレージ層（３１）と、隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域に形成された第２キャリアストレージ層（３２）と、を有し、
   前記第１キャリアストレージ層は、前記ベース層の表層部のうちの前記エミッタ領域の下方に形成された第１領域（３１ａ）と、前記ベース層の表層部のうちの前記エミッタ領域と異なる領域の下方に形成され、前記第２キャリアストレージ層より第１導電型の不純物濃度が低くされた第２領域（３１ｂ）とを有し、
   前記第１領域は、前記第２キャリアストレージ層と同じ不純物濃度とされている半導体装置。
2. 前記半導体基板の一面から前記キャリアストレージ層が形成された領域の深さにおいて、隣合う前記第１ゲート電極同士の間の領域は、隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域より、第１導電型の不純物濃度が低くされた領域を有している請求項１に記載の半導体装置。

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