JP2020155475A - 半導体装置およびその制御方法 - Google Patents

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Abstract

【課題】電磁干渉ノイズおよびスイッチング損失を低減できる半導体装置を提供する。【解決手段】半導体装置は、半導体部と、前記半導体部の表面上に設けられた電極と、前記半導体部と前記電極との間に設けられた複数のトレンチ型制御電極を備える。前記半導体部は、第１導電形の第１層と、第２導電形の第２導電形の第２層と、第２導電形の第３層と、第１導電形の第４層と、第２導電形の第５層と、第１導電形の第６層と、を含む。前記第３層は、前記第１層と前記電極との間に設けられる。前記第４および第５層は、前記第３層と前記電極との間にそれぞれ選択的に設けられる。前記第４層は、前記制御電極のうちの第１制御電極に前記絶縁膜を介して向き合い、前記第５層は、第２制御電極に前記絶縁膜を介して向き合う。【選択図】図１

Description

実施形態は、半導体装置およびその制御方法に関する。
電力制御用半導体装置には、電流と交差する方向にｎ形半導体層およびｐ形半導体層を交互に配置したスーパージャンクション構造（ＳＪ構造）を有するものがある。このような半導体装置では、半導体材料、例えば、シリコンの物性に起因するオン抵抗の限界を超えた低オン抵抗を実現することができる。しかしながら、ＳＪ構造では、ｐｎ接合の面積が広くなるため、例えば、半導体装置をオン状態からオフ状態に移行させる過程における電磁干渉（ＥＭＩ）ノイズが大きくなる。また、２つのＭＯＳＦＥＴを直列接続したブリッジ構成における還流ダイオードとしての動作において、リバースリカバリの遅れによる大きなスイッチング損失を生じさせることがある。
特許第５８３３２７７号公報
実施形態は、電磁干渉ノイズおよびスイッチング損失を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と第２導電形の第２半導体層とを含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられた複数の制御電極と、を備える。前記複数の制御電極は、第１制御電極および第２制御電極を含み、前記半導体部の前記表面側に設けられたトレンチの内部に配置される。前記第１制御電極は、第１絶縁膜を介して前記半導体部から電気的に絶縁され、前記第２制御電極は、第２絶縁膜を介して前記半導体部から電気的に絶縁される。前記第２半導体層は、複数設けられ、前記第１半導体層中を前記第２電極から前記第１電極に向かう方向に伸び、前記半導体部の前記表面に沿って前記第１半導体層の一部と交互に配置される。前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第２電極との間に選択的に設けられた第１導電形の第４半導体層と、前記第３半導体層と前記第２電極との間に選択的に設けられた第２導電形の第５半導体層と、をさらに含む。前記第１制御電極および前記第２制御電極は、前記第３半導体層を挟んで対向する位置に配置され、前記第１半導体層と前記第２半導体層との境界にそれぞれ位置する。前記第１制御電極は、前記第１半導体層、前記第３半導体層および前記第４半導体層に前記第１絶縁膜を介して向き合い、前記第２制御電極は、前記第１半導体層、前記第３半導体層および前記第５半導体層に前記第２絶縁膜を介して向き合う。前記複数の制御電極は、第３絶縁膜を介して前記第２電極から電気的に絶縁され、前記第２電極は、前記第４半導体層、前記第５半導体層に電気的に接続される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の構成を示す模式図である。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態に係る半導体装置の他の動作を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴであり、ＳＪ構造を有する。
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０（第１電極）と、ソース電極３０（第２電極）と、ゲート電極４０（制御電極）と、を含む。ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面上に設けられる。半導体部１０は、例えば、シリコンである。
ゲート電極４０は、半導体部１０とソース電極３０との間に複数配置される。ゲート電極４０は、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置され、ゲート絶縁膜４３を介して半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５を介してソース電極３０から電気的に絶縁される。
ゲート電極４０は、ゲート絶縁膜４３を介してｎ形半導体層１１およびｐ形半導体層１３に向き合う位置に配置される。すなわち、ゲート電極４０は、ｎ形半導体層１１とｐ形半導体層１３との境界に位置するように設けられる。
半導体部１０は、ｎ形半導体層１１（第１半導体層）およびｐ形半導体層１３（第２半導体層）を含む。ｐ形半導体層１３は、ｎ形半導体層１１中に複数設けられる。ｐ形半導体層１３は、ｎ形半導体層１１中をソース電極３０からドレイン電極２０に向かう第１方向（−Ｚ方向）に延びる。複数のｐ形半導体層１３は、半導体部１０の表面に沿った第２方向（例えば、Ｘ方向）に並ぶ。
図１に示すように、ｐ形半導体層１３およびｎ形半導体層１１の一部１１ｐは、例えば、Ｘ方向に交互に配置される。ｐ形半導体層１３およびｎ形半導体層１１の一部１１ｐは、例えば、ｐ形不純物の総量とｎ形不純物の総量とが略同一となるように設けられる。例えば、ｎ形半導体層１１の一部１１ｐと同じレベルに位置するｐ形半導体層１３の一部は、ｎ形半導体層１１の一部１１ｐに含まれるｎ形不純物の総量と略同量のｐ形不純物を含む。
半導体部１０は、ｐ形拡散層１５（第３半導体層）、ｎ形ソース層１６（第４半導体層）、ｐ形高濃度層１７（第５半導体層）、ｎ形ブロック層１８（第６半導体層）およびｎ形ドレイン層１９をさらに含む。
複数のゲート電極４０は、第１ゲート電極４０ａと第２ゲート電極４０ｂとを含む。第１ゲート電極４０ａは、ゲート絶縁膜４３を介してｎ形半導体層１１、ｐ形拡散層１５およびｎ形ソース層１６に向き合う位置に設けられる。第２ゲート電極４０ｂは、別のゲート絶縁膜４３を介してｎ形半導体層１１、ｐ形拡散層１５およびｐ形高濃度層１７に向き合う位置に配置される。
ｐ形拡散層１５は、例えば、Ｘ方向において隣り合う第１ゲート電極４０ａおよび第２ゲート電極４０ｂの間において、ｎ形半導体層１１の一部１１ｐとソース電極３０との間に設けられる。ｐ形拡散層１５は、ｐ形半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。第１ゲート電極４０ａと第２ゲート電極４０ｂは、ｐ形拡散層１５を挟んで向き合う位置に配置される。
ｎ形ソース層１６は、ｐ形拡散層１５とソース電極３０との間に選択的に設けられる。ｎ形ソース層１６は、例えば、少なくともその一部がゲート絶縁膜４３を介して第１ゲート電極４０ａに向き合う位置に配置される。ｎ形ソース層１６は、ゲート絶縁膜４３に接するように配置される。ｎ形ソース層１６は、ｎ形半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形高濃度層１７は、ｐ形拡散層１５とソース電極３０との間に選択的に設けられる。ｐ形高濃度層１７は、例えば、少なくともその一部がゲート絶縁膜４３を介して第２ゲート電極４０ｂに向き合う位置に配置される。ｐ形高濃度層１７は、ゲート絶縁膜４３に接するように配置される。ｐ形高濃度層１７は、ｐ形拡散層１５のｐ形不純物よりも高濃度のｐ形不純物を含む。
ｎ形ブロック層１８は、ｐ形半導体層１３とソース電極３０との間に設けられる。ｎ形ブロック層１８は、ｎ形半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。また、ｎ形ブロック層１８は、ｎ形ソース層１６のｎ形不純物よりも低濃度のｎ形不純物を含む。ｎ形ブロック層１８は、例えば、ｐ形半導体層１３の上面全体を覆うように設けられる。
ソース電極３０は、ｐ形拡散層１５、ｎ形ソース層１６、ｐ形高濃度層１７およびｎ形ブロック層１８に電気的に接続される。例えば、ｐ形拡散層１５と第１ゲート電極４０ａとの間にｎ形反転層が誘起された時、ソース電極３０は、ｎ形ソース層１６を介してｎ形半導体層１１に電気的に接続される。すなわち、ｐ形拡散層１５とゲート絶縁膜４３との界面にｎ形反転層が形成され、ｎ形ソース層１６およびｎ形半導体層１１は電気的に導通する（以下、同様）。また、ｎ形半導体層１１と第２ゲート電極４０ｂとの間にｐ形反転層が誘起された時、ソース電極３０は、ｐ形高濃度層１７およびｐ形拡散層１５を介してｐ形半導体層１３と電気的に接続される。すなわち、ｎ形半導体層１１とゲート絶縁膜４３との界面にｐ形反転層が形成され、ｐ形拡散層１６およびｐ形半導体層１３は電気的に導通する（以下、同様）。ｎ形ブロック層１８は、ｐ形半導体層１３とソース電極３０との間の正孔の移動を抑制するように設けられる。
図２は、実施形態に係る半導体装置１を示す模式平面図である。図２は、図１中に示すＡ−Ａ線に沿った断面図であり、ｐ形半導体層１３、ｐ形拡散層１５、ｎ形ソース層１６、ｐ形高濃度層１７、ｎ形半導体層１１の一部１１ｐ、第１ゲート電極４０ａおよび第２ゲート電極４０ｂの配置を示している。
図２に示すように、ｐ形半導体層１３およびｎ形半導体層１１の一部１１ｐは、例えば、Ｙ方向に延びる。第１ゲート電極４０ａおよび第２ゲート電極４０ｂは、それぞれ、ｐ形半導体層１３とｎ形半導体層１１の一部１１ｐとの境界上をＹ方向に延びる。
ｐ形拡散層１５は、第１ゲート電極４０ａと第２ゲート電極４０ｂとの間において、Ｙ方向に延在するように設けられる。ｐ形拡散層１５は、ｎ形半導体層１１の一部１１ｐの上に設けられる。
ｎ形ソース層１６は、ｐ形拡散層１５の上を、第１ゲート電極４０ａに沿ってＹ方向に延びる。ｐ形高濃度層１７は、ｐ形拡散層１５の上を、第２ゲート電極４０ｂに沿ってＹ方向に延びる。
図３は、実施形態に係る半導体装置１の構成を示す模式図である。図３には、同図中に示すＢ−Ｂ線に沿った、ｎ形半導体層１１、ｐ形半導体層１３およびｎ形ブロック層１８の濃度プロファイルも表している。
ｎ形半導体層１１におけるｎ形不純物濃度ＮＮは、例えば、１×１０１５〜１×１０１７ｃｍ−３の濃度範囲にある。ｐ形半導体層１３におけるｐ形不純物濃度ＮＰは、例えば、１×１０１５〜１×１０１７ｃｍ−３の濃度範囲にある。ｎ形ブロック層１８のｎ形不純物濃度ＮＢは、例えば、１×１０１６〜１×１０１８ｃｍ−３の濃度範囲にある。
ｎ形不純物濃度ＮＢは、例えば、ｐ形半導体層１３のｐ形不純物濃度ＮＰよりも高濃度に設定される。すなわち、ｐ形半導体層１３とソース電極３０との間に位置する部分がＮ形に反転し、ソース電極３０からのホール注入を抑制するのに適した濃度に設定される。
一方、ｎ形ソース層１６のｎ形不純物濃度は、例えば、１×１０１８〜１×２１ｃｍ−３の濃度範囲にある。すなわち、ｎ形ブロック層１８のｎ形不純物濃度ＮＢは、ｎ形ソース層１６におけるｎ形不純物濃度の１０分の１以下である。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の動作を示す模式断面図である。図４（ａ）は、半導体装置１を用いたスイッチング回路を示す模式図である。図４（ｂ）は、半導体装置１の制御方法を示すタイムチャートである。
図４（ａ）に示す回路では、半導体装置１のソース・ドレイン間に、誘導負荷Ｌ１を介して電源が接続され、電圧ＶＤを供給する。また、半導体装置１のゲート・ソース間には、ゲート電圧ＶＧが供給される。ゲート電圧ＶＧは、第１ゲート電極４０ａに供給される。なお、図４（ａ）では、第２ゲート電極４０ｂに供給されるゲート電圧を省略している。
図４（ｂ）に示すタイムチャートは、半導体装置１をターンオフさせる過程における、第１ゲート電極４０ａの電位ＶＧＳ１、第２ゲート電極４０ｂの電位ＶＧＳ２、ドレイン電流ＩＤＳおよびドレイン電圧ＶＤＳの変化を示している。
例えば、オン状態にある半導体装置１に対し、時間Ｔ１において第１ゲート電極４０ａに供給される電圧ＶＧ１をオフ電圧にする。これにより、半導体装置１は、時間Ｔ２においてオフ状態に移行する。半導体装置１は、時間Ｔ１〜Ｔ２において、ゲート寄生容量の放電期間、ミラー期間、電流・電圧変化期間を経てオフ状態となる。
例えば、ソース電極３０が接地されアース電位にあるとすれば、半導体装置１のオン状態では、第１ゲート電極４０ａには、閾値電圧以上のプラス電圧が供給され、ｐ形拡散層１５と第１ゲート電極４０ａとの間にｎ形反転層が誘起される。これにより、ｎ形ソース層１６とｎ形半導体層１１との間が導通状態となり、ドレイン電流ＩＤＳが流れる。ドレイン電圧ＶＤＳは、ドレイン電流ＩＤＳとオン抵抗の積に対応する低電圧となる。
一方、第２ゲート電極４０ｂにはマイナス電圧が供給され、ｎ形半導体層１１と第２ゲート電極４０ｂとの間にｐ形反転層が誘起さる。ｐ形半導体層１３とｐ形拡散層１５との間は、ｐ形反転層を介して導通状態となる。
時間Ｔ１において、第１ゲート電極４０ａに供給される電圧ＶＧ１をオフ電圧に低下させると、ゲート寄生容量ＣｇｄおよびＣｇｓからの放電が開始される。これにより、第１ゲート電極４０ａの電位ＶＧＳ１が徐々に低下する放電期間に入る。この間、第１ゲート電極４０ａの電位は閾値よりも高く、ドレイン電流ＩＤＳおよびドレイン電圧ＶＤＳは、オン状態のまま維持される。また、第２ゲート電極４０ｂに供給される電圧は維持し、第２ゲート電極４０ｂの電位ＶＧＳ２は、マイナス電位を保持する。
続いて、第１ゲート電極４０ａの電位ＶＧＳ１の低下に伴い、ｐ形拡散層１５と第１ゲート電極４０ａとの間に誘起されたｎ形反転層が徐々に消失し、ｎ形反転層を介して流れるチャネル電流が負荷電流を供給できなくなると、ミラー期間に入る。ミラー期間では、ドレイン電圧ＶＤＳが徐々に上昇し、ドレインゲート間のゲート寄生容量Ｃｇｄおよびゲートソース間のゲート寄生容量Ｃｇｓに変位電流が流れる。これにより、チャネル電流と変位電流の和であるドレイン電流ＩＤＳがほぼ一定に保持され、第１ゲート電極ＶＧＳ１もほぼ一定に保持される。
半導体装置１では、例えば、ミラー期間の開始と共に第２ゲート電極４０ｂに供給される電圧を上昇させる。第２ゲート電極４０ｂの電位ＶＧＳ２は、ｎ形半導体層１１と第２ゲート電極４０ｂの間のｐ形反転層を消失させる電位まで上昇させる。
続いて、電流・電圧変化期間に入ると、第１ゲート電極４０ａの電位ＶＧＳ１が徐々に低下する。第１ゲート電極４０ａの電位ＶＧＳ１が閾値よりも低くなると、ドレイン電流ＩＤＳの低下と共に、ｎ形半導体層１１およびｐ形半導体層１３の空乏化が開始される。この際、ｎ形半導体層１１と第２ゲート電極４０ｂの間のｐ形反転層が消失しているため、ｐ形半導体層１３の正孔は、ｎ形ブロック層１８を超えてソース電極３０に徐々に放出される。すなわち、ｐ形半導体層１３の空乏化の進捗が抑制される。
図４（ｂ）に示すように、時間Ｔ２において、ドレイン電流ＩＤＳはゼロレベルに低下し、オフ状態に至る。また、ドレイン電圧ＶＤＳは、電源電圧ＶＤのレベルまで上昇し、ｎ形半導体層１１およびｐ形半導体層１３は空乏化される。なお、第２ゲート電極４０ｂの電位ＶＧＳ２は、例えば、オフ状態においてマイナス電位に戻される。
図４（ｂ）中に破線で示すドレイン電流ＩＤＳは、例えば、第２ゲート電極４０ｂが設けられず、ｐ形半導体層１３がｐ形拡散層１５に直接接続された比較例に係る半導体装置（図示しない）の特性である。また、ｎ形ブロック層１８を設けない半導体装置でも同様の特性を示す。これらの半導体装置では、ｐ形半導体層１３からソース電極３０へスムーズに正孔が排出され、ドレイン電流ＩＤＳの低下と共にｐ形半導体層１３の空乏化が急激に進む。これに伴い、ドレイン電流ＩＤＳも急激に減少し、変化率ｄＶＤＳ／ｄＴが大きくなる。これにより、例えば、寄生インダクタンスＬ２を介した電磁干渉ノイズが大きくなる。
これに対し、半導体装置１では、第２ゲート電極４０ｂにより、ｐ形半導体層１３とｐ形拡散層１５との間の電気的な導通を制御することができる。また、ｎ形ブロック層１８を設けることにより、ｐ形半導体層１３からソース電極３０への正孔の移動を抑制することができる。これにより、半導体装置１のターンオフ過程において、ｐ形半導体層１３からソース電極３０への正孔の排出を抑制し、ドレイン電流ＩＤＳの変化率ｄＶＤＳ／ｄＴを小さくすることができる。その結果、電磁干渉ノイズを抑制することができる。
図５（ａ）および（ｂ）は、実施形態に係る半導体装置１の他の動作を示す模式断面図である。図５（ａ）は、半導体装置１を用いたブリッジ回路を示す模式図である。図５（ｂ）は、半導体装置１の制御方法を示すタイムチャートである。
図５（ａ）に示す回路では、２つの半導体装置１ａおよび１ｂを直列に接続し、その中間点に誘導性負荷Ｌ３を接続する。このような回路は、例えば、インバータなどに用いられ、半導体装置１ａおよび１ｂを交互にオン状態とすることにより機能する。
このような回路では、例えば、高電位側の半導体装置１ａをターンオフさせる過程において、低電位側の半導体装置１ｂは、例えば、還流ダイオードとして動作し、そのソース・ドレイン間に還流電流ＩＦが流れる。すなわち、半導体装置１ａのドレイン電流ＩＨの変動により誘導性負荷Ｌ３にマイナス電圧が発生し、半導体装置１ｂのｎ形半導体層１１とｐ形拡散層１５との間のｐｎ接合が順バイアスされる。
半導体装置１ｂを還流ダイオードとして動作させることより、誘導性負荷Ｌ３が保持する電気エネルギーを放出させることができる。しかしながら、ＳＪ構造を有する半導体装置１ｂでは、ｎ形半導体層１１とｐ形半導体層１３との間のｐｎ接合の面積が広いため、還流ダイオードのオフ動作の遅れによるスイッチング損失を生じさせる恐れがある。これに対し、半導体装置１では、以下に記載のゲート制御を実施することにより、ターンオフ時間を短縮し、スイッチング損失を低減することができる。
図５（ｂ）に示すタイムチャートは、還流ダイオードとして動作する半導体装置１ｂをターンオフさせる過程における、第１ゲート電極４０ａの電位ＶＧＳ１、第２ゲート電極４０ｂの電位ＶＧＳ２、還流電流ＩＦおよびドレイン電圧ＶＤＳの変化を示している。例えば、半導体装置１ｂのソース側は、アース電位である。
図５（ｂ）に示すように、第１ゲート電極４０ａの電位ＶＧＳ１は一定であり、例えば、ゼロレベルである。
順バイアス状態において、第２ゲート電極４０ｂの電位ＶＧＳ２は、マイナス電位に保持される。これにより、ｎ形半導体層１１と第２ゲート電極４０ｂとの間にｐ形反転層が誘起され、ｐ形半導体層１３とｐ形拡散層１５との間は、ｐ形反転層を介して電気的に導通状態となる。ドレイン電圧ＶＤＳは、マイナス電圧となり、ソース・ドレイン間に還流電流ＩＦが流れる。
続いて、時間Ｔ１において、ドレイン電圧ＶＤＳがプラス電圧に反転する前に、第２ゲート電極４０ｂの電位ＶＧＳ２を上昇させる。これにより、ｎ形半導体層１１と第２ゲート電極４０ｂとの間に誘起されたｐ形反転層が消失し、ｐ形半導体層１３とｐ形拡散層１５との間の電気的導通が遮断される。このため、ソース電極３０からｐ形拡散層１５を介したｐ形半導体層１３への正孔の供給が遮断され、ｐ形半導体層１３からｎ形半導体層１１への正孔注入が抑制される。すなわち、ｎ形半導体層１１中の電子および正孔の密度が減少する。これに対応して、還流電流ＩＦも減少する。
続いて、ドレイン電圧ＶＤＳが反転すると、ｎ形半導体層１１中の電子および正孔は、ドレイン電極２０およびソース電極３０に排出され、これに伴もなって、還流電流ＩＦも流れ続ける。ｎ形半導体層１１およびｐ形半導体層１３は、ドレイン電圧ＶＤＳの上昇とともに空乏化し、例えば、時間Ｔ２において、半導体装置１ｂは、逆バイアス状態（オフ状態）になり、還流電流ＩＦはゼロレベルになる。
このように、半導体装置１では、第２ゲート電極４０ｂの電位を適宜制御することにより、ｎ形半導体層１１中の電子および正孔の密度を低下させ、ターンオフ期間（Ｔ１〜Ｔ２）を短縮することができる。
さらに、時間Ｔ１〜Ｔ２の間に、第２ゲート電極４０ｂにマイナス電圧を供給し、ｎ形半導体層１１と第２ゲート電極４０ｂとの間にｐ形反転層を誘起させても良い。これにより、ｐ形半導体層１３とｐ形拡散層１５を電気的に導通させ、ｐ形半導体層１３およびｐ形拡散層１５を介した正孔の排出を促進することができる。結果として、ターンオフ期間（Ｔ１〜Ｔ２）をさらに短縮することができる。
半導体装置１では、例えば、還流ダイオードとして動作させる場合に、第２ゲート電極４０ｂの電位を適宜制御することにより、ｎ形半導体層１１への正孔注入を抑制し、さらに、ｎ形半導体層１１からの正孔の排出を促進することが可能である。これにより、ターンオフ期間（Ｔ１〜Ｔ２）を短縮することができ、図５（ｂ）に示すブリッジ回路のスイッチング損失を低減することができる。
なお、図４（ｂ）および図５（ｂ）に示す半導体装置１の制御方法は、例示であり、これらに限定される訳ではない。例えば、第１ゲート電極４０ａおよび第２ゲート電極４０ｂに電圧を供給するタイミングは適宜変更可能である。
図６は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２では、ｎ形ブロック層１８が設けられず、ソース電極３０は、例えば、ｐ形半導体層１３に直接接する。他の構成は、図１に示す半導体装置１と同じである。
半導体装置２では、ｐ形半導体層１３とソース電極３０との間に、例えば、ショットキ接合が形成される。すなわち、ホールに対するポテンシャル障壁が、ｐ形半導体層１３とソース電極３０との間に設けられる。これにより、ソース電極３０からｐ形半導体層１３へのホール注入が抑制される。
ソース電極３０は、例えば、第１層３０ａと、第２層３０ｂと、を含む積層構造を有する。第１層３０ａは、例えば、チタニウム（Ｔｉ）などのショットキ接合を形成し易い材料を含む。第２層３０ｂは、例えば、金（Ａｕ）もしくはアルミニウム（Ａｌ）を含む。第１層３０ａは、例えば、ｐ形半導体層１３に接するように設けられる。また、第１層３０ａと第２層３０ｂとの間にバリア層を配置しても良い。例えば、白金（Ｐｔ）などを含むバリア層をチタニウム層とアルミニウム層との間に配置することにより、アルミニウムのマイグレーションを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１ａ、１ｂ、２…半導体装置、 １０…半導体部、 １１…ｎ形半導体層、 １１ｐ…ｎ形半導体層の一部、 １３…ｐ形半導体層、 １５…ｐ形拡散層、 １６…ｎ形ソース層、 １７…ｐ形高濃度層、 １８…ｎ形ブロック層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ４０…ゲート電極、 ４０ａ…第１ゲート電極、 ４０ｂ…第２ゲート電極、 ４３…ゲート絶縁膜、 ４５…層間絶縁膜、 Ｃｇｄ、Ｃｇｓ…ゲート寄生容量、 ＧＴ…ゲートトレンチ

Claims (7)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間に設けられ、第１制御電極および第２制御電極を含む複数の制御電極であって、前記半導体部の前記表面側に設けられたトレンチの内部に配置され、前記第１制御電極は、第１絶縁膜を介して前記半導体部から電気的に絶縁され、前記第２制御電極は、第２絶縁膜を介して前記半導体部から電気的に絶縁された複数の制御電極と、
    を備え、
    前記第２半導体層は、複数設けられ、前記第１半導体層中を前記第２電極から前記第１電極に向かう方向に伸び、前記半導体部の前記表面に沿って前記第１半導体層の一部と交互に配置され、
    前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第２電極との間に選択的に設けられた第１導電形の第４半導体層と、前記第３半導体層と前記第２電極との間に選択的に設けられた第２導電形の第５半導体層と、をさらに含み、
    前記第１制御電極および前記第２制御電極は、前記第３半導体層を挟んで対向する位置に配置され、前記第１半導体層と前記第２半導体層との境界にそれぞれ位置し、
    前記第１制御電極は、前記第１半導体層、前記第３半導体層および前記第４半導体層に前記第１絶縁膜を介して向き合い、
    前記第２制御電極は、前記第１半導体層、前記第３半導体層および前記第５半導体層に前記第２絶縁膜を介して向き合い、
    前記複数の制御電極は、第３絶縁膜を介して前記第２電極から電気的に絶縁され、
    前記第２電極は、前記第４半導体層、前記第５半導体層に電気的に接続された半導体装置。
  2. 前記半導体部は、前記第２半導体層と前記第２電極との間に設けられた第６半導体層をさらに含み、
    前記第２電極は、前記第６半導体層に電気的に接続された請求項１記載の半導体装置。
  3. 前記第６半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含み、前記第４半導体層の第１導電形不純物よりも低濃度の前記第１導電形不純物を含む請求項２記載の半導体装置。
  4. 前記第２電極は、前記第２半導体層に接した請求項１記載の半導体装置。
  5. 前記第４半導体層は、前記第１制御電極に沿って延在し、前記第５半導体層は、前記第２制御電極に沿って延在する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 請求項１〜５のいずれか１つに記載の半導体装置の制御方法であって、
    前記第３半導体層と前記第１絶縁膜との界面に第１導電形のキャリアを誘起させるように前記第１制御電極に電圧が印加された状態において、前記第１半導体層と前記第２絶縁膜との界面に第２導電形のキャリアが誘起されるように前記第２制御電極に電圧が印加され、
    前記第３半導体層と前記第１絶縁膜との界面に誘起された前記第１導電形のキャリアを消失させるために前記第１制御電極の電位を変化させる過程において、前記第１半導体層と前記第２絶縁膜との界面に誘起された第２導電形の前記キャリアを消失させるように前記第２制御電極の前記電圧を変化させる制御方法。
  7. 請求項１〜５のいずれか１つに記載の半導体装置の制御方法であって、
    前記第１半導体層と前記第３半導体層との間のｐｎ接合が順バイアスされるように前記第１電極と前記第２電極との間に電圧が印加される状態において、前記第１半導体層と前記第２絶縁膜との界面に第２導電形のキャリアが誘起されるように前記第２制御電極に電圧を印加し、
    前記第１半導体層と前記第２絶縁膜との界面に誘起された第２導電形の前記キャリアを消失させるように前記第２制御電極の前記電圧を変化させた後に、前記第１半導体層と前記第３半導体層との間のｐｎ接合が逆バイアスされるように前記第１電極と前記第２電極との間の電圧を変化させる制御方法。
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