JP2018129350A - 半導体装置の制御装置、及び半導体装置とその半導体装置を制御する制御装置を含むシステム - Google Patents

Abstract

【課題】半導体装置のテール電流を抑制する制御装置及び半導体装置と制御装置を含むシステムを提供する。【解決手段】エミッタ領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁上に絶縁膜を介して溝内に配置された制御電極と、ドリフト領域と対向する溝の壁面上に絶縁膜を介して溝内に配置された補助電極を含むトレンチゲート型IGBTを制御する制御装置であって、制御装置はIGBTをオフさせるように制御電極にオフ信号を出力する前に、補助電極に印加される電圧を下げる信号を出力する。【選択図】図２

Description

本発明は、スイッチング動作を行う半導体装置を制御する制御装置と、その半導体装置とその制御装置を含むシステムに関する。

大電流のスイッチング動作を行う半導体装置（パワー半導体素子）として、トレンチゲート型のＩＧＢＴが広く用いられている。

トレンチゲート型のＩＧＢＴは、図５の半導体装置１ａで示すように、一般的に第1導電型のコレクタ領域１０と、第1導電型のコレクタ領域１０の上に形成された第２導電型のドリフト領域２０と、第２導電型のドリフト領域２０上に形成された第１導電型のベース領域４０と、第１導電型のベース領域４０上に選択的に形成された第１導電型のエミッタ領域５０と、エミッタ領域５０からベース領域４０を貫通してドリフト領域２０に達する溝３０と、ベース領域４０と対向する溝３０の側壁に絶縁膜６０を介して形成されたゲート電極８０ａと、エミッタ領域５０と電気的に接続したエミッタ電極９０と、コレクタ領域１０と電気的に接続したコレクタ電極１００とを備える。IGBTはエミッタ電極９０とコレクタ電極１００との間に所定のコレクタ・エミッタ間電圧を印加し、エミッタ電極９０とゲート電極８０ａとの間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このとき半導体装置１ａはチャネル領域においてｐ型からｎ型に反転してチャネルが形成される。すると、エミッタ電極９０からチャネルを通過して、電子がドリフト領域２０に注入される。そしてコレクタ領域１０とドリフト領域２０との間が順バイアスされ、コレクタ電極１００からコレクタ領域１０を経由して正孔（ホール）がドリフト領域２０、ベース領域４０の順に移動する。更に半導体装置１ａに流れる電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域４０の下方に正孔が蓄積される。その結果、ＩＧＢＴはＭＯＳＦＥＴには無い伝導度変調の効果があり、低いオン電圧を実現することができる。

ここで、特許文献１のように、トレンチゲート型のＩＧＢＴにおいて、ゲート・コレクタ間の容量を低減するため、たとえば、ゲート電極の下にソース電位に接続された補助電極をゲート電極と同じ溝内に配置する構造が公知である。

特開２０１５−２０４３９４

しかしながら、ＩＧＢＴをオンからオフに切り替えた時、ＩＧＢＴのオン時にドリフト領域内に存在した正孔がすぐに消滅することなく残存キャリアとなる。すると、ＩＧＢＴをオフさせる信号をゲート電極に与えたにも関わらずＩＧＢＴのコレクタ・エミッタ間にテール電流が流れてしまい、ＩＧＢＴの高速スイッチングの妨げとなったり、ＩＧＢＴのオフ時の発熱が増加したりする問題がある。ＩＧＢＴのテール電流を減少させるためには、残存キャリアを少なくすることが有効である。しかし、残存キャリアを少なくするためにコレクタ領域から注入される正孔を減らすと、ＩＧＢＴのオン時の伝導度変調効果も弱くなり、ＩＧＢＴのオン電圧が増加してしまう。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決することができる半導体装置を制御する制御装置、及び半導体装置とその半導体装置を制御する制御装置を含むシステムを提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の制御装置は、第1導電型の第1半導体領域と、前記第1半導体領域上に配置された、第１導電型と反対導電型である第２導電型の第２半導体領域と、前記第２半導体領域上に配置された、第1導電型の第3半導体領域と、前記第３半導体領域上に配置された、第２導電型の第４半導体領域と、前記第４半導体領域から前記第３半導体領域を貫通し、前記第２半導体領域に達する溝と、前記第３半導体領域と対向する溝の側壁上に絶縁膜を介して溝内に配置された制御電極と、前記第２半導体領域と対向する溝の壁面上に絶縁膜を介して溝内に配置された補助電極と、前記第４半導体領域と電気的に接続された第１の主電極と前記第1半導体領域と電気的に接続された第２の主電極とを備える半導体装置を制御する制御装置であって、前記制御装置は前記半導体装置をオフさせるように前記制御電極にオフ信号を出力する前に、前記補助電極に印加される電圧を下げる信号を出力することを特徴とする。

本発明は以上のように構成されているので、半導体装置をオンからオフに切り替えた時のテール電流を抑制することができる。

半導体装置１の断面図である。 半導体装置１と半導体装置１を制御する制御装置２とを含むシステム３に周辺部品を含めた接続図である。 制御装置２の出力信号と半導体装置１の動作を簡略した示す図である。 図２の構成において半導体装置１に印加される電圧と電流を示す図である。 従来のトレンチゲート型ＩＧＢＴ１aと従来のトレンチゲート型ＩＧＢＴ１aを制御する制御装置２aとを含むシステム３aに周辺部品を含めた接続図である。

以下、本発明の実施の形態となる半導体装置について説明する。
半導体装置１の断面図を図１で示す。この半導体装置１は、コレクタ領域となるｐ^＋領域（第1の半導体領域）１０の上に、ドリフト領域となるｎ⁻領域（第２の半導体領域）２０、ｐ^＋領域１０よりも不純物濃度が低いベース領域となるｐ⁻領域（第３の半導体領域）４０を備える。また、半導体装置１は、ｐ⁻領域４０を貫通して底部がｎ⁻領域２０に達する第1の溝（溝）３０を備える。第1の溝３０は、図１における紙面と垂直方向に延伸し、紙面と平行方向に繰返し複数形成されている。

第1の溝３０の両側に、ｎ⁻領域２０よりも不純物濃度が高いエミッタ領域となるｎ^＋領域（第４の半導体領域）５０が形成されている。第1の溝３０の内面（側面及び底面）には絶縁膜６０が形成されている。その絶縁膜６０を介してｐ⁻領域４０と対向するように、第1の溝３０内にゲート電極（制御電極）８０が形成されている。ゲート電極８０は、例えば高濃度にドープされた導電性の多結晶シリコン（ポリシリコン）で構成される。ゲート電極８０の下にはゲート電極８０及びｎ⁻領域２０と絶縁された補助電極７０が形成されている。絶縁膜６０を介してｎ⁻領域２０と対向するように、第1の溝３０内に補助電極７０が形成されていることにより、半導体装置１はゲート・コレクタ間の容量（Ｃｇｄ）を低減することができ、スイッチング損失を低減することができる。第１の溝３０の底面と第１の溝３０の側面及びゲート電極８０と補助電極７０との間において絶縁膜６０を備えるため、補助電極７０はゲート電極８０及びｎ⁻領域２０と絶縁されている。第１の溝３０の底面と第１の溝３０の側面及びゲート電極８０と補助電極７０との間の絶縁膜６０の少なくとも一部が異なる材料で形成されても良い。
また、ｐ^＋領域１０とｎ⁻領域２０との間にｎ⁻領域２０よりも不純物濃度が高いｎ^＋領域１３０が設けられているが、ｎ^＋領域１３０が設けられていなくても良い。

開口部にｎ^＋領域５０が設けられた第1の溝３０間に、ｐ⁻領域４０を貫通しない第２の溝１２０と第２の溝１２０の底部にｐ^＋コンタクト領域１１０が形成されている。第２の溝１２０は、第1の溝３０と同様に図１における紙面と垂直方向に延伸し、紙面と平行方向に第1の溝３０と第２の溝１２０が繰返し複数備える。ただし、第２の溝１２０とｐ^＋コンタクト領域１１０は形成されていなくても良い。また、ｎ^＋領域５０は紙面と垂直方向にある領域と無い領域が繰り返されていてもよい。また、図１の断面においてｎ^＋領域５０とｐ^＋コンタクト領域１１０は両方が設けられているが、ｎ^＋領域５０とｐ^＋コンタクト領域１１０は紙面と垂直方向に交互に繰り返し形成してもよい。

エミッタ電極（第１の主電極）９０が層間絶縁膜１４０上及び第２の溝１２０内に形成され、ｎ^＋領域５０と電気的に接続されている。ここで、エミッタ電極９０はｐ⁻領域４０と電気的に接続してもよい。これにより、ｐ⁻領域４とｎ^＋領域５とのｐｎ接合界面近傍の電位上昇を抑制し、半導体装置１のアバランシェ耐量の低下を抑制することができる。また、第２の溝１２０の底部にｐ⁻領域４０よりも不純物濃度が高いｐ^＋コンタクト領域１１０を備え、ｐ^＋コンタクト領域１１０を介してｐ⁻領域４０とエミッタ電極９０が電気的に接続しても良い。
半導体装置１のｐ^＋層１０の裏面全面には、ｐ^＋層１０と電気的に接続されるコレクタ電極（第２の主電極）１００が形成されている。

半導体装置１を動作させる制御装置２及び半導体装置１と制御装置２を含むシステム３について、図２で説明する。図２は図１で示す半導体装置１と、ブロック図で示す制御装置２と、半導体装置１と制御装置２を含むシステム３と、システム３と電源や外部負荷などの周辺部品との接続関係を示す。
図２で示すように、制御装置２は半導体装置１のゲート電極８０へ信号を出力するドライバ回路Ｄ１と、ドライバ回路Ｄ１がオンとオフの信号を出力するように制御信号を出力するパルス回路Ｐ１と、パルス回路Ｐ１の出力信号に応じて出力する制御装置２の出力端子Ｔ１と、半導体装置１の補助電極７０へ信号を出力するドライバ回路Ｄ２と、ドライバ回路Ｄ２がオンとオフの信号を出力するように制御信号を出力するパルス回路Ｐ２と、パルス回路Ｐ２の出力信号に応じて出力する制御装置２の出力端子Ｔ２を備える。図２においてパルス回路Ｐ１とパルス回路Ｐ２を別々の装置として構成したが、パルス回路Ｐ１とパルス回路Ｐ２を１つの装置内で２出力できる構成とし、ドライバ回路Ｄ２への制御信号をドライバ回路Ｄ１への制御信号よりも所定時間だけ早くオン・オフする若しくは遅くオン・オフするように制御装置２を構成しても良い。また、制御装置２が１つの装置内で２出力できるように構成され、ドライバ回路Ｄ２がドライバ回路Ｄ１よりも所定時間だけ早くオン・オフする若しくは遅くオン・オフするように、制御装置２の中にパルス回路の代わりに別途リレー回路等を組み込んでも良い。また、ドライバ回路Ｄ１とドライバ回路Ｄ２の少なくとも何れか１つを制御装置２の外に設けて、パルス回路Ｐ１、Ｐ２の少なくとも何れか１つが制御装置２の出力端子と電気的に接続しても良い。

半導体装置１及び制御装置２を含むシステム３において、半導体装置１のゲート電極８０と電気的に接続された端子Ｇと制御装置２の出力端子Ｔ１とが電気的に接続されている。そして半導体装置１の補助電極７０と電気的に接続した半導体装置１の端子Ｔ３と制御装置２の出力端子Ｔ２とが電気的に接続されている。
このようなシステム３において、半導体装置１のエミッタ電極９０と電気的に接続した端子Ｅは、コイルやモータ等の誘導負荷や抵抗などの外部負荷Ｌの一方の端子Ｔ４と電気的に接続され、半導体装置１のコレクタ電極１００と電気的に接続した端子Ｃは、入力（外部電源）ＶOの高圧側の端子Ｔ６と電気的に接続され、コイルやモータ等の誘導負荷や抵抗などの外部負荷Ｌの他方の端子Ｔ５は入力（外部電源）ＶOの低圧側の端子Ｔ７と電気的に接続される。システム３は外部負荷Ｌに流れる電流または電圧を制御する。

図３は制御装置２の端子Ｔ１とＴ２から出力する信号ＶＴ１とＶＴ２を図３で示す。なお、図３において制御装置２の信号に対して半導体装置１がどのようにコレクタ・エミッタ間電流Iceとコレクタ・エミッタ間電圧ＶＣＥが生じるか簡略的に説明する波形も併せて示す。図４は図３で示す制御装置２の端子Ｔ１、Ｔ２の出力信号ＶＴ１、ＶＴ２と、図３の制御装置２をシステム３へ組み込んだ際、半導体装置１をオンからオフへの切り替え時の半導体装置１の補助電極７０に印加される電圧波形ＶＦＧＥと、半導体装置１のゲート電極８０に印加される電圧ＶＧＥと、半導体装置１のコレクタ・エミッタ間電流Iceと、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥを示す図である。ここで、図４（ａ）はシステム３がオフからオンの時の各波形を示し、図４（ｂ）はシステム３がオンからオフの時の各波形を示す。なお、実線は図２のシステムにおける各波形を示し、一点破線は図５の従来の半導体装置１ａを同様のシステム３ａでオンまたはオフさせた時の各波形を示す。なお、図５の半導体装置１ａの断面図が示すように、半導体装置１ａの第１の溝内に図１の半導体装置１のように補助電極７０は設けられておらず、その代わりにゲート電極８０ａが埋められている点が図２の半導体装置１と異なる。また、図５において、半導体装置１ａにおいて図１の半導体装置１のような補助電極７０が設けられていないので、図５の制御装置２ａにおいて図２の制御装置２のドライバ回路Ｄ２とパルス回路Ｐ２とが設けられていない。それ以外は図２のシステム３の構成と図５のシステム３ａ構成は同じである。
図２の半導体装置１がオフの時、図４（a）の期間Ｐで示すように半導体装置１のゲート電極８０に負電位又はゼロ電位が印加されるように、制御装置２のパルス回路Ｐ１の信号はオフを出力し、ドライバ回路Ｄ１は負電位又はゼロ電位を出力する。よって、制御装置２の端子Ｔ１の電圧ＶＴ１は負電位又はゼロ電位を出力する。一方、図４（a）で示すように半導体装置１の補助電極７０に負電位又はゼロ電位が印加されるように、制御装置２のパルス回路Ｐ２の信号はオフ信号を出力し、ドライバ回路Ｄ２は負電位又はゼロ電位を出力する。よって、制御装置２の端子Ｔ２の電位ＶＴ２は負電位又はゼロ電位を出力する。
図２の半導体装置１がオフの時、半導体装置１のコレクタ・エミッタ間電流Iceは流れず、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥに所定の電圧が印加されている。そして外部負荷Lには電圧が印加されず、電流が流れない。

制御装置２のパルス回路Ｐ１の信号がオフからオンに切り替えると、図３に示すように、少し遅れてコレクタ・エミッタ間電電流Iceは流れ、コレクタ・エミッタ間電圧ＶＣＥは下がる。これを詳細に見ると、図４（a）の期間Ｑで示すように、制御装置２のパルス回路Ｐ１の信号をオフからオンに切り替えると、ドライバ回路Ｄ１の出力及び制御装置２の端子Ｔ１の電圧ＶＴ１は負電位又はゼロ電位から立ち上がる。半導体装置１のゲート電極８０の電圧ＶＧＥは除々に立ち上がり、電圧ＶＧＥは、やがて正の電圧が印加される。そして半導体装置１のゲート電極８０が半導体装置１の閾値電圧を超えると、図４で示すように半導体装置１のコレクタ・エミッタ間電流Iceが流れ始めて、コレクタ・エミッタ間電圧ＶＣＥは減少し始める。そして外部負荷Lには電圧が印加され、電流が流れる。
やがて、半導体装置１のコレクタ・エミッタ間電流Iceはピーク値Ｚに達し、やがてピーク値Ｚよりも下がり、ほぼ一定の定常状態（オン状態）となる。ピーク値Ｚは、配線やモータ等の外部負ＺのＬ成分によるものであり、周辺部品によって変化する。
なお、上記期間Ｑにおいて、半導体装置１の補助電極７０に負電位又はゼロ電位が印加されるように、制御装置２のパルス回路Ｐ２の信号はオフ信号を出力し、ドライバ回路Ｄ２は負電位又はゼロ電位を出力する。よって、制御装置２の端子Ｔ２の電位ＶＴ２は負電位又はゼロ電位を出力する。

半導体装置１のゲート電極８０の電圧ＶＧＥがある程度大きくなると、ミラー容量の効果によって、半導体装置１のゲート電極８０の電圧ＶＧＥがほぼ一定のまま、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥが減少する。ここで、図４（ａ）のコレクタ・エミッタ間電圧ＶＣＥの立ち下がりが、実線で示すシステム３の方が一点波線で示すシステム３ａよりも早い。これは、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥの減少に伴う半導体装置１のゲート電極８０と補助電極７０に蓄積された電荷の変化を、負電位又はゼロ電位に印加された補助電極７０側で吸収することができるためである。その結果、図２の半導体装置１の電圧ＶＣＥ（図４の実線）の立ち下がりは図５の半導体装置１ａの電圧ＶＣＥ（図４の一点破線）の立ち下がりに比べて早くなり、半導体装置１は半導体装置１ａより早くオンさせることができる。
ミラー効果の終わりになると、再び半導体装置１のゲート電極８０の電圧ＶＧＥが上昇し、やがて一定となる。チャネル抵抗は下がり、半導体装置１の電圧ＶＣＥは低下する。

その後、図４（a）の期間Ｒで示すように半導体装置１の補助電極７０に正の電位が印加されるように、制御装置２のパルス回路Ｐ２の出力をオフからオンに切り替え、制御装置２の端子Ｔ２の電圧ＶＴ２は立ち上がり、半導体装置１の補助電極７０に印加される信号ＶＦＧＥが立ち上げる。パルス回路Ｐ２がオンの時、半導体装置１の補助電極７０に印加される電圧が半導体装置１のゲート電極８０に印加される電圧以上になるように、制御装置２のドライバ回路Ｄ２の出力する電圧を調整する。一方、図４（a）の期間Ｒで示すように、半導体装置１のゲート電極８０には引き続き閾値以上の正電位が印加されるように、制御装置２のパルス回路Ｐ１の信号はオン信号を出力し、ドライバ回路Ｄ１は正電位を出力している。よって、制御装置２の端子Ｔ１の電位ＶＴ１は正電位を出力する。
ここで、半導体装置１の補助電極７０に印加される電圧を半導体装置１のゲート電極８０に印加される電圧以上とすることによって、半導体装置１のｎ⁻領域２０の補助電極７０と対向する領域近傍に電子がより多く引きつけられる。これにより、半導体装置１のｎ⁻領域における補助電極７０と対向する領域の不純物濃度が高まり、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥをより低減することができる。ここで、半導体装置１の補助電極７０に印加される電圧を半導体装置１のゲート電極８０に印加される電圧よりも大きくすることが望ましい。これにより、半導体装置１のｎ⁻領域における補助電極７０と対向する領域の不純物濃度が更に高まり、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥを更に低減することができる。
なお、制御装置２のパルス回路Ｐ２の出力をオフからオンへ切り替える時点は、ミラー効果の終わりゲート電極８０に印加される電圧の上昇が終わる、ゲート電極８０がほぼ一定の値となった後であることが望ましい。それは、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥの減少に伴う半導体装置１のゲート電極８０と補助電極７０に蓄積された電荷の変化を、補助電極７０側でより効果的に吸収することができ、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥの立ち下がりを早くすることができるためである。なお、制御装置２のパルス回路Ｐ２の出力をオフからオンへ切り替える時点は、外部負荷Ｌ等の影響を考慮し、半導体装置１のコレクタ・エミッタ間電流Iceの立ち上がりによるピーク値Ｚから所定の時間を経った後としても良い。

図４（ａ）の期間Ｒまたは図４（b）の期間ＲＤで示すように、制御装置２のパルス回路Ｐ２の出力をオフからオンに切り替えた後、制御装置２のパルス回路Ｐ２にオフ信号を出力するまで、半導体装置１のゲート電極８０と補助電極７０に一定の電位が印加されるように、制御装置２のパルス回路Ｐ１及びＰ２はオン信号を出力し、制御装置２のドライバ回路Ｄ１及びＤ２も所定の正の電圧を出力し、制御装置２のＶＴ１，ＶＴ２も所定の正の電圧を出力する。例えば、ゲート電極８０の電圧を１５Ｖとなり、補助電極７０の電圧が１８Ｖとなるように、ドライバ回路Ｄ１及びＤ２は出力する。

制御装置２のパルス回路Ｐ１の信号をオフとすることで、半導体装置１にコレクタ・エミッタ間電電流Iceが流れず、半導体装置１はオフとなる。図４（b）の期間ＱＤで示すように、制御装置２のパルス回路Ｐ１がオフ信号を出力する前に、制御装置２のパルス回路Ｐ２はオフ信号を出力し、制御装置２のドライブ回路Ｄ２の出力を下げ、制御装置２のＶＴ２も所定の電圧（負電位又はゼロ電位）に下げる。すると、半導体装置１の補助電極７０に印加される電圧ＶＦＧＥは徐々に下がり、やがて電圧ＶＦＧＥはオフ状態（電圧ＶＦＧＥが負電位又はゼロ電位）となる。
一方、図４（b）の期間ＱＤにおいて、制御装置２のパルス回路Ｐ１はオン信号を出力して、制御装置２のドライバ回路Ｄ１も所定の正の電圧を出力し、制御装置２のＶＴ１も所定の正の電圧を出力する。
半導体装置１の補助電極７０に印加される電圧が立ち下がることで、半導体装置１のｎ⁻領域２０の補助電極７０と対向する領域近傍に電子が集まる量が補助電極７０に正の電位が印加された時に比べて減少し、ＩＧＢＴの伝導度変調が低くなり、ＩＧＢＴの飽和が浅くなる。その結果、ＩＧＢＴのベース電流が下がり、コレクタ・エミッタ間電圧ＶＣＥは若干上昇する。これにより電力損失は若干上昇するが、短時間であるので、半導体装置１の発熱が大きく増加することはない。

その後、図４（b）の期間ＰＤで示すように、図２のシステムにおいて、制御装置２のパルス回路Ｐ１の信号をオンからオフに切り替える。制御装置２のパルス回路Ｐ１をオフすると、制御装置２のドライバ回路Ｄ１の出力が低下し、図４(b)の期間ＰＤで示すように半導体装置１のゲート電圧ＶＧＥは徐々に下がる。
一方、図４（b）の期間ＰＤにおいて、パルス回路Ｐ２の信号はオフしており、半導体装置１の補助電極７０に印加される電圧を負電位又はゼロ電位となるように制御装置２のドライバ回路Ｄ２は出力を設定している。
やがて、半導体装置１のゲート電圧ＶＧＥがある電圧にまで下がると、ミラー容量の効果により、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥは上昇するが、ゲート電圧ＶＧＥは一定となる。ここで、半導体装置１の補助電極７０に印加される電圧を負電位又はゼロ電位となるように制御装置２の出力を設定しているので、半導体装置１がオンしているときに比べて、ＩＧＢＴの伝導度変調が低い状態となっており、ＩＧＢＴの飽和が浅い。よって、図２の半導体装置１の電圧ＶＣＥ（図４の実線）の立ち上がりは図５の半導体装置１ａの電圧ＶＣＥ（図４の一点破線）の立ち上がりに比べて早くなり、半導体装置１は半導体装置１ａより早くオフさせることができる。さらに、半導体装置１のｎ−領域２０の残存キャリアも半導体装置１aのｎ−領域２０の残存キャリアに比べて少なくなり、半導体装置１のＩＧＢＴのテール電流Ｙ１は図５の半導体装置１ａのテール電流Ｙ２よりも短くなる。よって、半導体装置１の電力損失が大幅に低減され、半導体装置１のオフ時の発熱を抑制することができる。
ここで、制御装置２のパルス回路Ｐ１の信号をオンからオフに切り替えは、半導体装置１の補助電極７０に印加される電圧ＶＦＧＥの立ち下がりが終わってからの方が望ましい。また、半導体装置１をオンからオフへの切り替えは、図４（b）の期間ＱＤにおいて半導体装置１のコレクタ・エミッタ間電圧ＶＣＥが若干上昇することが終わってからの方が望ましい。半導体装置１のコレクタ・エミッタ間電圧ＶＣＥの増加に伴う半導体装置１のゲート電極８０と補助電極７０に蓄積された電荷の変化を、補助電極７０側でより効果的に吸収することができ、半導体装置１のコレクタ・エミッタ間電圧ＶＣＥの立ち上がりを早め、ミラー容量の効果の終了による電流の立ち下がりを早くすることができる。そして半導体装置１がオフになると、外部負荷Lには電流が流れなくなる。

上記で示す期間Ｐ、Ｑ、Ｒ、ＲＤ、ＱＤ、ＰＤを繰り返すことで、図３のように繰り返し波形となり、半導体装置は制御装置によって制御される。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様の作用効果をそうするものは、いかなるものであっても本発明に含まれる。
たとえば、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の半導体装置を同様に得ることができることは明らかである。
また、溝の中に制御電極と補助電極を含むＩＧＢＴを含む半導体装置１の構造であれば、本発明を実現することができる。例えば、制御電極と補助電極が別々の溝内に配置されている場合も同様の効果を奏することも明らかである。また、制御電極が溝の中央側で分断し、ｐ^―領域４０と対向する第１の溝３０の側面のみに絶縁膜６０を介して配置されている場合も同様の効果を奏することも明らかである。
また、半導体装置１と制御装置２との間、ドライバ回路Ｄ１とパルス回路Ｐ１との間、またドライバ回路Ｄ２とパルス回路Ｐ２との間にフォトカプラのように半導体装置１と制御装置２とを絶縁する回路を設けた場合やアンプのような増幅回路を設けた場合においても、本発明を実現することができることも明らかである。

１ 半導体装置
２ 制御装置
３ システム
１０ ｐ^＋領域
２０ ｎ⁻領域
３０ 第１の溝
４０ ｐ^―領域
５０ ｎ^＋領域
６０ 絶縁膜
７０ 補助電極
８０ ゲート電極
９０ エミッタ電極
１００ コレクタ電極
１１０ ｐ^＋コンタクト領域
１２０ 第２の溝
１３０ ｎ^＋領域
１４０ 層間絶縁膜
Ｄ１、Ｄ２ ドライバ回路
Ｐ１、Ｐ２ パルス回路

Claims (8)

1. 第1導電型の第1半導体領域と、
   前記第1半導体領域上に配置された、第１導電型と反対導電型である第２導電型の第２半導体領域と、
   前記第２半導体領域上に配置された、第1導電型の第３半導体領域と、
   前記第３半導体領域上に配置された、第２導電型の第４半導体領域と、
   前記第４半導体領域から前記第３半導体領域を貫通し、前記第２半導体領域に達する溝と、
   前記第３半導体領域と対向する前記溝の側壁上に絶縁膜を介して前記溝内に配置された制御電極と、
   前記第２半導体領域と対向する前記溝の壁面上に絶縁膜を介して前記溝内に配置された補助電極と、
   前記第４半導体領域と電気的に接続された第１の主電極と、
   前記第1半導体領域と電気的に接続された第２の主電極と、
   を備える半導体装置を制御する制御装置であって、
   前記制御装置は前記半導体装置をオフさせるように前記制御電極にオフ信号を出力する前に、
   前記補助電極に印加される電圧を下げる信号を出力することを特徴とする制御装置。
2. 前記補助電極を下げたことによる前記半導体装置の伝導度変調の飽和が浅くなった後に、前記半導体装置をオフさせるように前記制御電極にオフ信号を出力することを特徴とする請求項１の制御装置。
3. 前記補助電極を下げた時の前記半導体装置のオン電圧が上昇した後、半導体装置をオフするように前記制御電極に信号を出力することを特徴とする請求項１又は２の制御装置。
4. 前記補助電極に印加される電圧を下げる信号は、前記補助電極の電圧をゼロ又はマイナス電位となるように、出力することを特徴とする請求項１〜３の何れか１項に記載の制御装置
5. 前記半導体装置の前記制御電極に半導体装置をオンさせる信号を出力した後に、前記半導体装置の前記補助電極に印加される電圧を立ち上げる信号を出力することを特徴とする請求項１〜４の何れか１項に記載の制御装置。
6. 前記半導体装置の前記補助電極に印加される電圧を立ち上げる信号を出力し、
   前記半導体装置の前記補助電極に印加される電圧が前記半導体装置の前記制御電極に印加される電圧以上の電圧となるように、前記制御装置の出力を制御することを特徴とする請求項１〜５の何れか１項に記載の制御装置。
7. 前記補助電極に印加される電圧を下げる信号は、前記補助電極の電圧をマイナス電位となるように出力し、
   前記半導体装置がオンした後、前記半導体装置の前記補助電極に印加される電圧が前記半導体装置の前記制御電極に印加される電圧よりも大きい電圧となるように、前記制御装置の出力を制御することを特徴とする請求項１〜３の何れか１項に記載の制御装置
8. 請求項１〜７の何れか１項に記載の制御装置は、
   前記半導体装置の前記制御電極へ信号を出力する第１のドライバ回路と、
   前記第1のドライバ回路がオンとオフの信号を出力するように制御信号を出力する第１のパルス回路と、
   前記第１のパルス回路の出力信号に応じて出力する第１の出力端子と、
   前記半導体装置の前記補助電極へ信号を出力する第２のドライバ回路と、
   前記第２のドライバ回路がオンとオフの信号を出力するように制御信号を出力する第２のパルス回路と、
   前記第２のパルス回路の出力信号に応じて出力する第２の出力端子と、
   を含み、
   前記第１の出力端子は前記制御電極と電気的に接続し、
   前記第２の出力端子は前記補助電極と電気的に接続し、
   前記第１の主電極または第２の主電極と電気的に接続された外部負荷に印加される電圧を制御することを特徴とするシステム。

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