JP2017028811A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング素子のオンオフを制御する制御電極として少なくとも第１電極および第２電極とを並列に駆動する半導体装置において、スイッチング速度の向上を実現することのできる半導体装置を提供する。
【解決手段】この半導体装置は、制御電極に印加する制御信号を出力してスイッチング素子のオンオフを駆動する駆動部と、制御信号を生成するための基準となる指令信号を生成する指令信号生成部と、指令信号に基づいて駆動部を制御する制御部と、を備える。制御部は、第１電極に出力する制御信号としての第１制御信号を指令信号に同期させるとともに、第２電極に出力する制御信号としての第２制御信号のオンタイミングを、指令信号に対して所定時間遅延させ、さらに、第２制御信号のオフタイミングを、指令信号における過去のパルス幅に基づいて推定して決定する。
【選択図】図１

Description

本発明は、同一あるいは複数のスイッチング素子のオンオフが、独立した複数の制御電極に制御信号が入力されることにより制御される半導体装置に関する。

ひとつのスイッチング素子に独立した２つのゲート電極を備えたダブルゲート型のスイッチング素子がある。特許文献１には、一部のゲート電極と残部のゲート電極とを有する半導体装置において、ターンオフの際に、残部のゲートがオフされた後に一部のゲートがオフされるようにされた半導体装置が開示されている。これによれば、残部のゲートが先にオフされることで予め一部のキャリアが引き抜かれた状態で、一部のゲートがオフされることになるので、ターンオフ時のキャリアの引き抜き時間を短縮でき、ターンオフの速度を向上させることができる。

特開２０１３−９８４１５号公報

しかしながら、追ってオフされる一部のゲートのオフタイミングは、先にオフされる残部のゲートのオフタイミングを基準に所定の遅延量を定めることによって設定せざるを得ない。言い換えれば、ゲート電極への電圧の印加を制御する指令信号と、残部のゲートのオンオフは同期しており、一部のゲートのオフタイミングは、ターンオフを指示する指令信号から所定時間後にオフするようになっている必要がある。

この場合、一部のゲートのオン時間は、本来指令信号によって規定されるオン時間よりも長くなる。すなわち、スイッチング素子全体としてのデューティ比は、指令信号が規定するデューティ比に比較して長くなってしまう。

ところで、追ってオフされる一部のゲートのオンタイミングを、オフタイミングの遅延量と同じだけ遅延させれば、デューティ比が長くなるという上記の問題を解決できると考えられる。しかしながら、このような場合には、スイッチング素子のオンオフのタイミングが指令信号に対して全体的に遅延するという問題がある。

本発明は、上記問題点を鑑みてなされたものであり、デューティ比を指令信号に対して変更することなく、また、スイッチング素子のオンオフのタイミングを遅延することなく、スイッチング速度の向上を実現することのできる半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、スイッチング素子（２００）のオンオフを制御する制御電極（２１０）として、少なくとも第１電極（２１１）および第２電極（２１２）とを並列に駆動する半導体装置であって、制御電極に印加する制御信号を出力してスイッチング素子のオンオフを駆動する駆動部（１０）と、制御信号を生成するための基準となる指令信号を生成する指令信号生成部（３０）と、指令信号に基づいて駆動部を制御する制御部（２０）と、を備え、制御部は、第１電極に出力する制御信号としての第１制御信号を指令信号に同期させるとともに、第２電極に出力する制御信号としての第２制御信号のオンタイミングを、指令信号に対して所定時間遅延させ、さらに、第２制御信号のオフタイミングを、指令信号における過去のパルス幅に基づいて推定して決定することを特徴としている。

これによれば、第２制御信号のオフタイミングを、指令信号における過去のパルス幅によって決定するので、現在における指令信号のオフタイミングに依存することなく第２電極に対してオフの制御を行うことができる。

さらに、例えば、制御部が、指令信号におけるオンタイミングを遅延させる遅延部（２１）と、指令信号における過去のパルス幅を測定して指令信号におけるオフタイミングを推定するパルス幅推定部（２２）と、指令信号の論理積を演算する演算部（２３）と、を有し、第２制御信号が、指令信号のうちオンタイミングおよびオフタイミングを変更しない第１指令信号と、指令信号のうち遅延部およびパルス幅推定部を介してオンタイミングおよびオフタイミングが変更された第２指令信号と、の論理積として駆動部によって生成されるようになっていると好適である。

これによれば、第２制御信号は、指令信号に同期した第１制御信号よりもパルス幅が長くなることはなく、第１制御信号に比較してデューティ比が大きくなることがない。換言すれば、第２制御信号のオフタイミングを、第１制御信号のオフタイミングと同一か、あるいは第１制御信号よりも進相した状態とすることができる。したがって、デューティ比を指令信号に対して変更することなく、スイッチング速度の向上を実現することができる。また、第２制御信号のオフタイミングは、第１制御信号のオフタイミングと同一か、あるいは第１制御信号よりも進相した状態となるから、スイッチング素子のオンオフのタイミングが全体的に遅延する問題を回避することができる。

第１実施形態に係る半導体装置とその周辺回路の概略構成を示すブロック図である。 制御部における指令信号のタイミングチャートである。 第２実施形態に係る半導体装置とその周辺回路の概略構成を示すブロック図である。 第３実施形態に係る半導体装置とその周辺回路の概略構成を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。

本実施形態における半導体装置は、スイッチング素子として２種の独立したゲート電極を備えたダブルゲート型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するための駆動装置である。なお、駆動する対象であるＩＧＢＴはあくまで一例であって、スイッチング素子はＩＧＢＴに限定されることはなく、例えばＭＯＳＦＥＴであってもよい。

図１に示すように、この半導体装置１００は、駆動部１０と制御部２０と指令信号生成部３０とを備えている。駆動部１０は、駆動対象であるＩＧＢＴ２００のゲート電極２１０に接続されている。

ＩＧＢＴ２００は、制御電極としてのゲート電極２１０を有している。本実施形態におけるＩＧＢＴ２００は、ゲート電極２１０として第１電極２１１と第２電極２１２とを含んでいる。このように、単一のＩＧＢＴに２つの独立したゲート電極２１０を有するスイッチング素子では、例えばターンオン時において、ゲート電圧としてのターンオン電圧を入力するタイミングを、第１電極２１１と第２電極２１２とで互いにずらすことによって、ターンオン時の出力電流を抑制し、短絡に起因する過電流による素子破壊などを防止することができる。また、例えばターンオフ時において、ゲート電圧の印加を解除するタイミングを、第１電極２１１と第２電極２１２とで互いにずらすことによって、ターンオフ時のキャリアの引き抜き時間を短縮でき、ターンオフの速度を向上させることができる。

このスイッチング素子たるＩＧＢＴ２００を駆動する半導体装置１００において、駆動部１０は、第１電極２１１にゲート電圧を印加する第１駆動部１１と、第２電極２１２にゲート電圧を印加する第２駆動部１２とを有している。第１駆動部１１と第２駆動部１２は、それぞれ独立に第１電極２１１と第２電極２１２に対してゲート電圧を印加できるようになっている。駆動部１０は、後述する指令信号に基づいてゲート電圧のＨｉｇｈ／Ｌｏｗ、つまりＩＧＢＴ２００のオン／オフを制御している。なお、ここに説明したゲート電圧は、特許請求の範囲に記載の制御信号に相当し、第１電極２１１に印加される制御信号が第１制御信号であり、第２電極２１２に印加される制御信号が第２制御信号である。

制御部２０は、入力される後述の指令信号に基づいて駆動部１０を制御している。具体的には、制御部２０は、入力される指令信号から、第１駆動部１１に出力する第１指令信号と、第２駆動部１２に出力する第２指令信号と、を生成している。

指令信号生成部３０は、駆動部１０に対して、ゲート電圧の印加タイミングを指示する指令信号を生成し、制御部２０に出力している。指令信号はＨｉｇｈの状態とＬｏｗの状態とを有している。例えば、Ｈｉｇｈの状態の指令信号が駆動部１０に入力されると、駆動部１０はゲート電極２１０に対してゲート電圧を印加する。一方、Ｌｏｗの状態の指令信号が駆動部１０に入力されると、駆動部１０はゲート電極２１０に対してゲート電圧の印加を停止する。つまり、駆動部１０の出力する制御信号（ゲート電圧）は指令信号がＨｉｇｈ状態では印加状態を示すＨｉｇｈ状態となり、指令信号がＬｏｗ状態ではゲート電圧の印加の停止状態を示すＬｏｗ状態となる。

ここで、本実施形態における制御部２０の詳しい構成について説明する。この制御部２０は遅延部２１とパルス幅推定部２２と演算部２３とを有している。図１に示すように、制御部２０に入力された指令信号は２経路に分配される。分配された後、第１駆動部１１に入力される指令信号を第１指令信号と称し、遅延部２１に入力される指令信号を第２指令信号と称する。

第１指令信号は、制御部２０によって変化を加えられることなく第１駆動部１１に出力される。換言すれば、制御部２０は、指令信号生成部３０が生成する指令信号を、位相を変更することなくそのまま第１指令信号として第１駆動部１１に対して出力している。つまり、第１指令信号は、図２に示すように、指令信号生成部３０が生成する指令信号に同期している。これに伴って、第１制御信号は指令信号と比較して、オンタイミングおよびオフタイミングが同期した状態となっている。

一方、第２指令信号は、遅延部２１とパルス幅推定部２２を介して演算部２３に入力されている。

遅延部２１は、第２指令信号がＬｏｗからＨｉｇｈに遷移するタイミング、すなわちオンタイミングを、指令信号のオンタイミングに対して遅相する部位である。遅延部２１を通過した第２指令信号（図１における点Ａの信号）は、図２に示すように、指令信号生成部３０により生成される指令信号に対してオンタイミングがＴ_ｄ１だけ遅相している。

オンタイミングがＴ_ｄ１だけ遅相された第２指令信号はパルス幅推定部２２に入力される。パルス幅推定部２２は、指令信号生成部３０と通信可能に接続されており、指令信号のパルス幅の情報が入力されている。パルス幅推定部２２は図示しない記憶装置を有しており、例えば現在の時刻を図２に示す時刻ｔ０であると仮定するとき、パルス幅推定部２２は、指令信号における過去のパルス幅Ｔ_１、Ｔ_２、およびそれ以前のパルス幅Ｔｉの情報を保持している。

パルス幅推定部２２は、時刻ｔ０のＴ_ｄ１後のＨｉｇｈ期間、すなわちパルス幅Ｔを、数式３に基づいて算出し、第２指令信号の立ち下がり時刻を決定している。

ここで、Ｔ_ｄ１は上記した遅延量であり予め規定された値である。また、Ｔ_ｄ２は予め設定された定数である。なお、定数Ｔ_ｄ２は第２指令信号における指令信号のオフタイミングに対する進相量に相当している。つまり、第２指令信号のオフタイミングは、指令信号生成部３０が生成する指令信号、ひいては第１指令信号のオフタイミングに対して、概ねＴ_ｄ２だけ早期に位置することになる。

また、Ｔ_ｐｒｅは指令信号における過去の各々のパルス幅Ｔｉ（ｉ＝１，２，３，…）の統計値として算出される、推定された過去のパルス幅である。統計値とは、例えば、過去の各パルス幅から複数あるいは単一のパルス幅を選んで平均値や中央値を計算して得られる値である。本実施形態では、例えば数式４に基づいて推定された過去のパルス幅Ｔ_ｐｒｅが計算されている。数式４は、パルス幅Ｔ_ｐｒｅが、時刻ｔ０以前のＮ周期前までの全パルス幅の値Ｔｉ（ｉ＝１，２，３，…，Ｎ）の平均値であることを示している。特別な場合では、Ｎ＝１とすれば、推定された過去のパルス幅Ｔ_ｐｒｅとして、１周期前のパルス幅Ｔ_１を採用することになる。すなわち、パルス幅推定部２２は、時刻ｔ０以降の指令信号のパルス幅が１周期前のパルス幅と略同一であると推定することを意味している。

パルス幅推定部２２を通過した後の第２指令信号（図１における点Ｂの信号）は、図２に示すように、時刻ｔ０の後、Ｔ_ｄ１経過後にＬｏｗからＨｉｇｈに遷移し、数式３により計算されたＨｉｇｈ期間ＴだけＨｉｇｈ状態となり、ふたたびＬｏｗに遷移する信号である。すなわち、時刻ｔ０後、Ｔ_ｄ１＋Ｔだけ後に第２指令信号の立ち下がり時刻を迎える。

ところで、指令信号生成部３０において生成される指令信号は、駆動対象であるＩＧＢＴ２００の状態や図示しない負荷の状態によってそのパルス幅Ｔｉが変化し得る。このため、一般的に、Ｔ_ｄ１＋Ｔ＋Ｔ_ｄ２は指令信号のパルス幅Ｔ_０に一致するとは限らない。特別な場合として、例えば指令信号のパルス幅Ｔｉが常に一定値である場合にはＴ_ｄ１＋Ｔ＋Ｔ_ｄ２＝Ｔ_０となる。なお、多くの場合、ＰＷＭ制御において、指令信号のパルス幅はほとんど変化しない。このため、図２に示すように、パルス幅推定部２２を通過した後の第２指令信号（図１における点Ｂの信号）は、第１指令信号に比較して、オフタイミングが概ねＴ_ｄ２だけ早期に位置することになる。

パルス幅推定部２２を通過した第２指令信号は演算部２３に入力される。演算部２３は第１指令信号と第２指令信号の論理積を演算する部分である。

例えば、図２に例示するように、数式３による計算の結果、パルス幅推定部２２を通過した後の第２指令信号のオフタイミングが第１指令信号のオフタイミングよりも早い場合には、第２指令信号がＨｉｇｈの状態において第１指令信号は常にＨｉｇｈである。したがって、演算部２３により論理積を演算した結果（図１における点Ｃの信号）は、図２に示すように、点Ｂにおける第２指令信号と同一の信号となる。

万一、指令信号のデューティ比が比較的大きく設定され、且つ、進相量Ｔ_ｄ２が比較的小さく設定されていると、Ｔ_０＞Ｔ＋Ｔ_ｄ１となる場合がある。このような場合、図１の点Ｂにおける第２指令信号のオフタイミングは、第１指令信号のオフタイミングよりも遅くなる。たとえこのような場合であっても、演算部２３は、第１指令信号と第２指令信号の論理積を演算しているから、点Ｃにおける第２指令信号のオフタイミングは第１指令信号のオフタイミングよりも遅くなることはない。

演算部２３を通過した第２指令信号は第２駆動部１２に入力される。第２駆動部１２は、入力された第２指令信号に基づいて第２駆動信号を生成し、第２電極２１２に出力する。第２制御信号は、第２指令信号と同期しているので、第１制御信号に比較的してオンタイミングがＴ_ｄ１だけ遅相し、オフタイミングが概ねＴ_ｄ２だけ進相した信号となる。なお、オフタイミングの進相量については一定ではないものの、上記した演算部２３の作用によって、少なくとも第１指令信号のオフタイミングよりも遅くなることはない。

次に、本実施形態に係る半導体装置の作用効果について説明する。

第２電極２１２に印加されるゲート電圧のオフタイミング、すなわち第２制御信号のオフタイミングが、指令信号における過去のパルス幅によって推定されるため、現時点における指令信号に依存することなく第２電極２１２に対してオフの制御を行うことができる。

とくに、制御部２０が遅延部２１、パルス幅推定部２２および演算部２３を有することにより、第２電極２１２に印加されるゲート電圧のオンタイミングを、第１電極２１１に比較してＴ_ｄ１だけ遅相し、かつ、オフタイミングを略Ｔ_ｄ２だけ進相させることができる。これにより、第２制御信号は、第１指令信号に同期した第１制御信号よりもパルス幅が長くなることはなく、第１制御信号に比較してデューティ比が大きくなることがない。したがって、デューティ比を指令信号に対して変更することなく、第２電極２１２と第１電極２１１をこの順で順次オフすることができるので、スイッチング速度の向上を実現することができる。また、第２制御信号のオフタイミングは、第１制御信号のオフタイミングと同一か、あるいは第１制御信号よりも進相した状態となるから、スイッチング素子のオンオフのタイミングが全体的に遅延する問題を回避することができる。

（変形例）
推定された過去のパルス幅Ｔ_ｐｒｅは過去の各パルス幅Ｔｉから複数あるいは単一のパルス幅を選んで統計値として計算される値であって、その計算方法は数式４によるものに限定されるものではない。例えば、数式５に示すように、パルス幅Ｔ_ｐｒｅを算出しても良い。数式５は、１周期前のパルス幅Ｔ_１を基準にして、隣り合う１周期のパルス幅の差分の平均値を摂動として加算し、補正するような計算方法である。

また、数式４や数式５および統計による算出によらずとも、指令信号生成部３０が将来の複数回分のパルス幅を事前に予定している場合には、そのパルス幅の値を、数式３におけるＴ_ｐｒｅとして採用しても良い。

（第２実施形態）
第１実施形態およびその変形例における半導体装置１００では、第２制御信号のオンタイミングにおける第１制御信号からの遅相量Ｔ_ｄ１と、オフタイミングにおける進相量Ｔ_ｄ２とが一定とされる場合の例を説明した。これに対して、本実施形態では、進相量Ｔ_ｄ２を可変とする構成について説明する。

図３に示すように、本実施形態における半導体装置１１０は、第１実施形態およびその変形例における半導体装置１００に加えて、状態検出部４０を備えている。この状態検出部４０はＩＧＢＴ２００近傍に図示しない温度計を有している。この温度計は種類を問わないが、例えばＰＮ接合型の半導体温度計を採用することができる。

さらに、状態検出部４０は、ＩＧＢＴ２００の出力電流であるコレクタ電流を検出する電流検出器を有している。電流検出器についてもその種類を問わないが、例えばＩＧＢＴ２００のセンスセルに設けられたシャント抵抗器の両端電圧からコレクタ電流を計算する電流検出器を採用することができる。

状態検出部４０は、図３に示すように、遅延部２１およびパルス幅推定部２２と通信可能に接続されている。そして、上記温度計や上記電流検出器により得られるＩＧＢＴ２００の素子温度あるいは出力電流、もしくはその両方の情報を進相量Ｔ_ｄ２にフィードバックしている。

具体的には、状態検出部４０はパルス幅推定部２２に対して、ＩＧＢＴ２００の素子温度が低いほど進相量Ｔ_ｄ２を小さくするように指示する。

また、状態検出部４０はパルス幅推定部２２に対して、ＩＧＢＴ２００のコレクタ電流が低いほど進相量Ｔ_ｄ２を小さくするように指示する。

これは、できるだけ進相量Ｔ_ｄ２を小さくすることによりオン抵抗増加による導通損失の低減を目的としてフィードバックである。進相量Ｔ_ｄ２が比較的大きいと、ＩＧＢＴ２００のターンオフ直前において、第１電極２１１側のみでＩＧＢＴ２００をオン状態に保たねばならず、その結果オン抵抗が増加して導通損失が増大する虞がある。このため、進相量Ｔ_ｄ２はできるだけ小さいほうが良い。

ＩＧＢＴ２００が比較的低温であれば、ＩＧＢＴ２００を構成する例えばシリコンの格子振動が小さくなるため、キャリアの移動度が大きくなり、ターンオフに要する時間は短くなる。よって、ＩＧＢＴ２００の素子温度が低温であるほど進相量Ｔ_ｄ２を小さくできる。

一方、ＩＧＢＴ２００の出力電流が比較的小さければ、キャリアの総量が小さいため引き抜き時間が短くなる。よって、ＩＧＢＴ２００の出力電流が小さいほど進相量Ｔ_ｄ２を小さくできる。

なお、駆動対象であるスイッチング素子の構成や状態によっては、素子温度および出力電流と進相量Ｔ_ｄ２の相関関係が逆転する場合がある。このような場合には、スイッチング素子の状態に応じた進相量Ｔ_ｄ２の増減を適切に設定すべきである。

（第３実施形態）
第１実施形態および第２実施形態では、ＩＧＢＴ２００という単一のスイッチング素子に２つのゲート電極２１０、すなわち第１電極２１１と第２電極２１２が形成される例について説明した。

一方、これら半導体装置１００，１１０は、複数のスイッチング素子が、駆動部１０に対して並列に接続された並列駆動のスイッチング素子に対しても、その駆動装置として採用することができる。例えば、図４に示すように、スイッチング素子として、ＭＯＳＦＥＴ３００とＩＧＢＴ４００とが並列接続された態様においても、半導体装置１００，１１０をスイッチング素子のオンオフ制御に採用することができる。本実施形態では、第１駆動部１１がＭＯＳＦＥＴ３００のゲート電極に接続され、第２駆動部１２がＩＧＢＴ４００のゲート電極に接続されている。すなわち、ＭＯＳＦＥＴ３００が特許請求の範囲に記載の第１素子に対応し、ＩＧＢＴ４００が第２素子に対応する。

近年、スイッチング素子の構成材料にワイドバンドギャップ半導体と称される半導体の一種であるシリコンカーバイド（ＳｉＣ）が採用されつつある。例えば、ＳｉＣを主成分とするスイッチング素子は、シリコンを主成分とするものに比較してオン抵抗が小さく電力損失を低減することができる。よって、ターンオフ時の通電を、ＳｉＣを主成分とするＭＯＳＦＥＴ３００に担当させることによって、ＩＧＢＴ４００のターンオフ時に生じるテール電流を抑制できるとともに、低オン抵抗による電力損失の低減が期待できる。

このような構成では、ＩＧＢＴ４００のオフタイミングをＭＯＳＦＥＴ３００のオフタイミングよりも進相させる必要がある。換言すれば、ＩＧＢＴ４００をＭＯＳＦＥＴ３００よりも先にオフする必要がある。よって、ＭＯＳＦＥＴ３００とＩＧＢＴ４００の駆動装置として半導体装置１００，１１０を採用すれば、デューティ比を指令信号に対して変更することなく、第２電極２１２と第１電極２１１をこの順で順次オフすることができる。また、ＩＧＢＴ４００のオン期間はＭＯＳＦＥＴ３００のオン期間を超えないから、スイッチング素子全体のオンオフのタイミングが全体的に遅延する問題を回避することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態および変形例では、第２指令信号の経路として、遅延部２１の後にパルス幅推定部２２を経る例を示したが、この順は逆でも良い。

また、上記した各実施形態および変形例では、スイッチング素子としてゲート駆動型の素子を例に説明したが、この例に限定するものではない。スイッチング素子として、例えばバイポーラトランジスタを採用する場合であれば、ゲート電極に対応する制御電極はベース電極に相当する。

また、上記した各実施形態および変形例では、駆動部１０が接続される制御電極が２つである例を示したが、制御電極が３つ以上の場合であっても本発明を適用することができる。すなわち、指令信号生成部３０が生成する指令信号に同期する制御電極と、該当する制御電極と異なる制御電極であってオフタイミングが指令信号に対して進相する必要がある制御電極とを有するスイッチング素子に対しては、本発明を適用することにより、デューティ比を指令信号に対して変更することなくオフ動作を行うことができる。また、スイッチング素子全体のオンオフのタイミングが全体的に遅延する問題を回避することができる。

また、上記した各実施形態および変形例では、遅延部２１により第２指令信号のオンタイミングを遅相させる例を示したが、第２指令信号のオンタイミングは必ずしも遅相させる必要はない。すなわち、Ｔ_ｄ１＝０としても良い。

また、第２実施形態では、状態検出部４０が第２指令信号の進相量Ｔ_ｄ２にのみフィードバックを掛ける例について示したが、必要に応じて遅相量Ｔ_ｄ１に対してフィードバックを掛けても良い。

１０…駆動部，２０…制御部，２１…遅延部，パルス幅推定部，２３…演算部，３０指令信号生成部，１００…半導体装置，２００…ＩＧＢＴ（スイッチング素子），２１０…ゲート電極（制御電極），２１１…第１電極，２１２…第２電極

Claims (11)

1. スイッチング素子（２００）のオンオフを制御する制御電極（２１０）として、少なくとも第１電極（２１１）および第２電極（２１２）とを並列に駆動する半導体装置であって、
   前記制御電極に印加する制御信号を出力して前記スイッチング素子のオンオフを駆動する駆動部（１０）と、
   前記制御信号を生成するための基準となる指令信号を生成する指令信号生成部（３０）と、
   前記指令信号に基づいて前記駆動部を制御する制御部（２０）と、を備え、
   前記制御部は、
   前記第１電極に出力する制御信号としての第１制御信号を前記指令信号に同期させるとともに、
   前記第２電極に出力する制御信号としての第２制御信号のオンタイミングを、前記指令信号に対して所定時間遅延させ、
   さらに、前記第２制御信号のオフタイミングを、前記指令信号における過去のパルス幅に基づいて推定して決定することを特徴とする半導体装置。
2. 前記制御部は、
   前記指令信号におけるオンタイミングを遅延させる遅延部（２１）と、
   前記指令信号における過去のパルス幅を測定して前記指令信号におけるオフタイミングを推定するパルス幅推定部（２２）と、前記指令信号の論理積を演算する演算部（２３）と、を有し、
   前記第２制御信号は、前記演算部が
   前記指令信号のうち、オンタイミングおよびオフタイミングを変更しない第１指令信号と、
   前記指令信号のうち、前記遅延部および前記パルス幅推定部を介してオンタイミングおよびオフタイミングが変更された第２指令信号と、の論理積を演算した結果が前記駆動部に入力されることにより生成されることを特徴とする請求項１に記載の半導体装置。
3. 前記スイッチング素子の状態を検出する状態検出部（４０）をさらに備え、
   前記第２制御信号のオンタイミングおよびオフタイミングは、前記指令信号における過去のパルス幅に加えて、前記状態検出部により検出された前記スイッチング素子の状態に基づいて決定されることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記スイッチング素子の状態とは、少なくとも前記スイッチング素子の温度を含み、
   前記制御部は、前記状態検出部が検出する前記スイッチング素子の温度が低いほど、前記第２制御信号のオフタイミングの進相量を相対的に小さくすることを特徴とする請求項３に記載の半導体装置。
5. 前記スイッチング素子の状態とは、少なくとも前記スイッチング素子が出力する出力電流を含み、
   前記制御部は、前記状態検出部が検出する前記出力電流が小さいほど、前記第２制御信号のオフタイミングの進相量を相対的に小さくすることを特徴とする請求項３または請求項４に記載の半導体装置。
6. 前記第２制御信号のオンタイミングにおける、前記指令信号からの遅相量Ｔ_ｄ１と、
   前記第２制御信号のオンタイミングにおける、前記指令信号からの進相量Ｔ_ｄ２と、が予め設定され、
   前記第２制御信号のパルス幅は、前記指令信号の推定された過去のパルス幅Ｔ_ｐｒｅを用いて、Ｔ_ｐｒｅ−（Ｔ_ｄ１＋Ｔ_ｄ２）に設定されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記制御部は、前記指令信号の推定された過去のパルス幅Ｔ_ｐｒｅを、過去における個々のパルス幅の統計値として算出することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記制御部は、ｉ周期前のパルス幅ＴｉをＮ周期前まで記憶し、
   前記指令信号の推定された過去のパルス幅Ｔ_ｐｒｅを数式１による算出することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
   

   
9. 前記制御部は、ｉ周期前のパルス幅ＴｉをＮ周期前まで記憶し、
   前記指令信号の推定された過去のパルス幅Ｔ_ｐｒｅを数式２による算出することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
   

   
10. 前記スイッチング素子は、単一の素子に前記第１電極と前記第２電極とが形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記スイッチング素子は、前記第１電極を制御電極とする第１素子（３００）と、前記第２電極を制御電極とする第２素子（４００）とを含み、
    前記第１素子と前記第２素子とが前記駆動部に対して並列に接続されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。

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