JP2019103286A - 半導体装置、半導体装置の制御方法、および半導体装置の制御回路 - Google Patents

半導体装置、半導体装置の制御方法、および半導体装置の制御回路 Download PDF

Info

Publication number
JP2019103286A
JP2019103286A JP2017233067A JP2017233067A JP2019103286A JP 2019103286 A JP2019103286 A JP 2019103286A JP 2017233067 A JP2017233067 A JP 2017233067A JP 2017233067 A JP2017233067 A JP 2017233067A JP 2019103286 A JP2019103286 A JP 2019103286A
Authority
JP
Japan
Prior art keywords
time
signal
igbt
terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017233067A
Other languages
English (en)
Other versions
JP6865673B2 (ja
Inventor
悠次郎 竹内
Yujiro Takeuchi
悠次郎 竹内
裕介 堀田
Yusuke Hotta
裕介 堀田
智之 三好
Tomoyuki Miyoshi
智之 三好
森　睦宏
Mutsuhiro Mori
森　　睦宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Priority to JP2017233067A priority Critical patent/JP6865673B2/ja
Priority to DE112018005648.1T priority patent/DE112018005648T5/de
Priority to US16/769,704 priority patent/US10916643B2/en
Priority to PCT/JP2018/040036 priority patent/WO2019111585A1/ja
Priority to CN201880078313.5A priority patent/CN111434040B/zh
Publication of JP2019103286A publication Critical patent/JP2019103286A/ja
Application granted granted Critical
Publication of JP6865673B2 publication Critical patent/JP6865673B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】２つのゲート端子を有するＩＧＢＴを１つの制御信号によって駆動し、かつ、連続的なオン状態と、１回のオンパルス信号に対して２回オン状態になることを回避する。【解決手段】半導体装置１は、制御信号入力端子１１と、第１のゲート端子４１および第２のゲート端子４２を有するＩＧＢＴ４と、入力された信号を遅延時間Ｌだけ遅延させる遅延部２と、第１の入力端子と第２の入力端子との論理積を演算する論理積部３とを有する。制御信号入力端子１１は、遅延部２の入力端子２１と、論理積部３の第２の入力端子３２に接続される。遅延部２の出力端子２２は、ＩＧＢＴ４の第１のゲート端子４１と、論理積部３の第１の入力端子３１に接続される。論理積部３の出力端子３３は、ＩＧＢＴ４の第２のゲート端子４２に接続される。【選択図】図１

Description

本発明は、半導体装置、半導体装置の制御方法、および半導体装置の制御回路に関する。
独立に制御可能な２つの絶縁ゲート端子（以下、ゲート端子と呼ぶ）を有する絶縁ゲート型半導体素子を、遅延回路を介し、１つの制御信号によって駆動する半導体装置が特許文献１に記載されている。以下、絶縁ゲート型半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と記載する。
この特許文献１には、「２つのゲート電極取り出し部３１，３２には抵抗、あるいは、静電容量などからなる遅延回路を介して１つの制御信号が供給されている。」としてその技術が開示されている。
特開２０００−１０１０７６号公報
しかしながら、本発明の発明者らの検討によれば、前記の特許文献１に開示された技術には、次のような課題がある。
この半導体装置は、素子のオン期間は、入力パルスのオンパルス幅と異なり、より広くなる。この半導体装置は、入力される制御信号によっては、本来断続的にオン状態／オフ状態を繰り返すべきＩＧＢＴが、連続的にオン状態となる問題（課題）がある。また、制御信号によっては、本来１回のオンパルス信号に対し、１回オン状態となるべきＩＧＢＴが、１回のオンパルス信号に対し、２回オン状態となる問題（課題）がある。
本発明は、前記の課題に鑑みて発明されたものであり、２つのゲート端子を有するスイッチング素子を１つの制御信号によって駆動し、かつ、連続的なオン状態と、１回のオンパルス信号に対して２回オン状態になることを回避することを課題とする。
前記した課題を解決するため、本発明の半導体装置は、制御信号入力端子と、第１の制御端子および第２の制御端子を有するスイッチング素子と、入力された信号を第１所定時間だけ遅延させる第１の遅延部と、第１の入力端子と第２の入力端子との論理積を演算する論理積部と、を有する。前記制御信号入力端子は、前記第１の遅延部の入力端子と、前記論理積部の第２の入力端子に接続される。前記第１の遅延部の出力端子は、前記スイッチング素子の第１の制御端子と、前記論理積部の第１の入力端子に接続される。前記論理積部の出力端子は、前記スイッチング素子の第２の制御端子に接続される。
その他の手段については、発明を実施するための形態のなかで説明する。
本発明によれば、２つのゲート端子を有するスイッチング素子を１つの制御信号によって駆動し、かつ、連続的なオン状態と、１回のオンパルス信号に対して２回オン状態になることを回避することができる。
第１の実施形態に係る半導体装置を示す図である。 比較例の半導体装置を示す図である。 デュアルゲートＩＧＢＴの高注入モードの状態を示す図である。 デュアルゲートＩＧＢＴの低注入モードの状態を示す図である。 比較例の半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図（その１）である。 比較例の半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図（その２）である。 比較例の半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形や状態を示す図（その３）である。 第１の実施形態に係る半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図（その１）である。 第１の実施形態に係る半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図（その２）である。 第１の実施形態に係る半導体装置に入力される制御信号波形の波形と、半導体装置内部の信号波形の例を示す図（その３）である。 第２の実施形態に係る半導体装置とＰＷＭ出力部を示す図である。 ＰＷＭ出力処理を示すフローチャートである。 第２の実施形態に係る半導体装置に入力される制御信号の波形を示す図である。 第３の実施形態に係る半導体装置を示す図である。 第３の実施形態に係る半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図である。 第４の実施形態に係る半導体装置を示す図である。 第４の実施形態に係る半導体装置に入力される制御信号の波形と、半導体装置内部の信号の波形と状態を示す図である。
《比較例》
はじめに、本発明の目的と効果の理解を助けることを目的として、本発明の実施形態の説明に先立ち、比較例の半導体装置で以下の問題が発生する原因を説明する。すなわち、本来断続的にオン状態とオフ状態を繰り返すべきＩＧＢＴが、入力される制御信号によって連続的にオン状態となる問題である。また、入力される制御信号によっては、本来１回のオンパルス信号に対し、１回オン状態となるべきＩＧＢＴが、１回のオンパルス信号に対して２回オン状態となる問題である。
図２に比較例の半導体装置１Ａを示す。半導体装置１Ａは、制御信号入力端子１１と、ＩＧＢＴ４と、遅延部５とを有している。
ＩＧＢＴ４は、第１のゲート端子（第１の制御端子）４１と、第２のゲート端子（第２の制御端子）４２と、コレクタ端子４３と、エミッタ端子４４とを有する。このＩＧＢＴ４の機能は、後記する図３と図４で詳細に説明する。
遅延部（第１の遅延部）５は、入力端子５１と、出力端子５２とを有する。遅延部５は、入力端子５１に入力された信号を、出力端子５２に第１所定時間だけ遅延させて出力する機能を有し、その遅延時間はＬである。
制御信号入力端子１１は、第１のゲート端子４１と、遅延部５の入力端子５１とに接続される。また、遅延部５の出力端子５２は、第２のゲート端子４２と接続されている。
信号Ａは、制御信号入力端子１１に入力される信号である。信号Ｅは、遅延部５が出力する信号であり、信号Ａに対して第１所定時間だけ遅延している。
ここでは以下、２つのゲート端子を備えるＩＧＢＴ４の動作について説明するが、それに先立ち、より一般的な、１つのゲート端子を備えるＩＧＢＴの動作について説明する。
一般的には、ＩＧＢＴは素子自身のオン／オフを制御するためのゲート端子を１つ備えている。ゲート端子にオン信号を入力するとＩＧＢＴ内部に多数の電荷が蓄積され、ＩＧＢＴは低抵抗状態、すなわちオン状態となる。
次に、ゲート端子にオフ信号を入力すると、ＩＧＢＴ内部に蓄積されていた多数の電荷は速やかに排出され、ＩＧＢＴは高抵抗状態、すなわちオフ状態となる。ＩＧＢＴは、オン状態からオフ状態へ遷移する（ターンオフする）ときに蓄積電荷が排出される。その過程においてＩＧＢＴは、電力損失が生じる。この電力損失をターンオフ損失と呼ぶ。ターンオフ損失は、ＩＧＢＴを用いた電力変換装置の効率低下の要因となるから、小さい方が望ましい。
ターンオフ損失の大小は、オン状態においてＩＧＢＴ内部に蓄積する電荷量の大小と正の相関を持つ。したがって、ＩＧＢＴのターンオフ損失を低減するためには、素子の構造や不純物の導入量を調整することで、蓄積電荷量を低減することが有効である。しかしながら、ＩＧＢＴの蓄積電荷量は、ターンオフ損失だけでなく、導通損失とも関係している。
導通損失とは、オン状態においてＩＧＢＴに生じる電力損失である。導通損失の大小は、オン状態においてＩＧＢＴ内部に蓄積する電荷量の大小と負の相関を持つ。したがって、ＩＧＢＴの蓄積電荷量を低減すると、ＩＧＢＴはそのオン状態においてより高抵抗となり、導通損失が増大する（一方、前述したようにターンオフ損失は減少する）。以上のことから、ＩＧＢＴの導通損失とターンオフ損失の間には、トレードオフ関係がある。
次に、図３と図４を参照しつつ、２つのゲート端子を備えるＩＧＢＴ４の構成と動作について説明する。
図３は、デュアルゲートＩＧＢＴの高注入モードの状態を示す図である。
ＩＧＢＴ４は、Ｎ−基板４６の一方の面にＰ層４５とコレクタ４３１が順に形成されている。コレクタ４３１には、コレクタ端子４３が電気的に接続されている。Ｎ−基板４６のうち一部の領域にはＰ層４７が形成されている。Ｐ層４７の一部の領域には、エミッタ４４１が形成されている。Ｐ層４７の他の領域にはＮ＋層４５１が形成されている。
更にＮ−基板４６の他の領域には、ゲート酸化膜４９を介して第１のゲート４１１と第２のゲート４２１とが形成されている。第１のゲート４１１には、第１のゲート端子４１が電気的に接続されている。第２のゲート４２１には、第２のゲート端子４２が電気的に接続されている。第１のゲート４１１は、Ｐ層４７およびＮ＋層４５１の一方の側面にゲート酸化膜４９を介して隣接している。第２のゲート４２１は、Ｐ層４７およびＮ＋層４５１の他方の側面にゲート酸化膜４９を介して隣接している。
Ｐ層４７の一部の領域には、エミッタ４４１が電気的に接続されている。更にＮ＋層４５１の側面にエミッタ４４１が電気的に接続されている。エミッタ４４１には、エミッタ端子４４が電気的に接続されている。
このＩＧＢＴ４は、素子自身のオン／オフを制御するための第１のゲート４１１と第２のゲート４２１を備えており、２つのオン状態、すなわち、高注入モードと低注入モードとなることができる点にその特徴がある。
図３で示したように、第１のゲート４１１と第２のゲート４２１の両方にオン信号を入力するとＩＧＢＴ４内部に多数のキャリア４８が蓄積された高注入モードとなる。
一方、図４で示したように、第１のゲート４１１にのみオン信号を入力し、第２のゲート４２１にはオフ信号を入力すると低注入モードとなる。
図４は、デュアルゲートＩＧＢＴの低注入モードの状態を示す図である。このＩＧＢＴ４は、図３に示したＩＧＢＴ４と同様に構成されている。
図４に示した低注入モードにおけるＩＧＢＴ４の蓄積電荷量は、高注入モードにおける蓄積電荷量よりも少ない。
更に２つのゲート端子の両方にオフ信号を入力すると、ＩＧＢＴ４はオフ状態となる。
２つのゲート端子を備えるＩＧＢＴ４を用いる場合、以下のように制御することで、ＩＧＢＴ４の導通損失‐ターンオフ損失間のトレードオフ関係を改善することができる。
すなわち、制御手段は、ＩＧＢＴ４がオン状態のとき、基本的には高注入モードとし、ＩＧＢＴ４をターンオフさせる直前に低注入モードへ切り替え、その後にターンオフさせる。制御手段は、ＩＧＢＴ４を基本的には高注入モードでオンさせることで、導通損失を低くすることができる。
その後、制御手段は、ＩＧＢＴ４をターンオフする前に、（オン状態のままで）低注入モードへ切り替えることで、蓄積電荷量を減少させる。制御手段は、ＩＧＢＴ４を低注入モードへ切り替えてから一定時間を経て、蓄積電荷量が十分に減少した後でターンオフさせることで、ターンオフ損失を低くすることができる。以上のように制御することで、２つのゲート端子を備えるＩＧＢＴ４では、１つのゲート端子を備えるＩＧＢＴと比較して、導通損失‐ターンオフ損失間のトレードオフを改善して、低損失な動作を実現できる。
図５は、半導体装置１Ａに入力される制御信号の波形と、半導体装置１Ａ内部の信号の波形と状態を示している。
信号Ａは、制御信号入力端子１１に入力されるパルス信号であり、オンとオフを繰り返すものである。図５に示すように、信号Ａの任意のオンパルスの立ち上がりから、その次のオンパルスの立ち上がりまでの時間を周期Ｔと定義する。周期Ｔのうち、オンパルスの幅が占める割合をオン時比率Ｄと定義する。すなわち、オン時比率Ｄはゼロから１の範囲の値をとり得て、オンパルスの幅は、ＤＴで表される。オフパルスの幅は、（１−Ｄ）Ｔで表される。
信号Ｅは、遅延部５の出力端子５２から出力される信号である。信号Ｅは、遅延部５を通過するので、信号Ａと比較して遅延時間Ｌだけ遅れている。図２に示される接続関係から、第１のゲート端子４１には信号Ａが、また、第２のゲート端子４２には信号Ｅがそれぞれ印加される。
状態Ｚは、ＩＧＢＴ４のオンとオフの状態を表している。ＩＧＢＴ４は、そのゲート端子のいずれかにオン信号が入力されることでオン状態となる。よって状態Ｚは、信号Ａと信号Ｅの論理和となる。
図５の信号Ａ，Ｅと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
時刻ｔ0以前において、信号Ａ，ＥはいずれもＯＦＦレベルであり、第１のゲート端子４１、第２のゲート端子４２にはオフ信号が入力される。このとき、ＩＧＢＴ４はオフ状態である。時刻ｔ0において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４はオフ状態からオン状態へ遷移する（ターンオンする）。ただし、信号ＥはＯＦＦレベルのままであり、第２のゲート端子４２にはオフ信号が入力されているため、ＩＧＢＴ４は、低注入モードでターンオンする。
時刻ｔ0から時間Ｌが経過すると、時刻ｔ1となる。この時刻ｔ1において、信号ＥがＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードに切り替わる。時刻ｔ0から時間ＤＴが経過すると、時刻ｔ2となる。この時刻ｔ2において、信号ＡがＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。
時刻ｔ2から時間Ｌが経過すると、時刻ｔ3となる。この時刻ｔ3において、信号ＥがＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ3から時間（１−Ｄ）Ｔが経過すると、時刻ｔ4となる。この時刻ｔ4は、時刻ｔ0から時間Ｔが経過した時刻でもある。この時刻ｔ4において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は再び低注入モードでターンオンして次の周期へ移る。
上に説明した動作において、時刻ｔ3でＩＧＢＴ４はターンオフするが、これに先立つ時刻ｔ2から時刻ｔ3までの期間においてＩＧＢＴ４は低注入モードに保たれている。この期間の長さは、遅延時間Ｌに等しい。すなわち、ＩＧＢＴ４は、この期間に蓄積電荷量を低減させることで、ターンオフ損失を小さくすることができる。また、時刻ｔ1から時刻ｔ2までの期間において、ＩＧＢＴ４は高注入モードに保たれている。この期間の長さはＤＴ−Ｌに等しい。すなわち、この期間は蓄積電荷量を多くすることで、導通損失を小さくすることができる。
以上から、図５の信号Ａが半導体装置１Ａに入力されたとき、ＩＧＢＴ４はその特徴を発揮し、低損失な動作を達成することができる。また、半導体装置１Ａには１つの制御信号を入力するだけで上記の動作が達成されることから、第１のゲート端子４１、第２のゲート端子４２に個別の制御信号を入力する場合と比較して、制御信号の生成回路が簡便な構成で済むという利点もある。
ただし、図５の信号Ａのオンパルス幅がＤＴであるのに対し、状態Ｚで示すようにＩＧＢＴ４のターンオン期間は（ＤＴ＋Ｌ）であり、遅延時間Ｌだけ長くなる。このことは、半導体装置１Ａの課題といえる。なぜならば、半導体装置１Ａに入力するオンパルス幅ＤＴは、半導体装置１Ａに所望の電力変換機能を発揮させるために決定されたものであるからである。しかし、半導体装置１Ａは、期間（ＤＴ＋Ｌ）に亘ってオンするため、期待していた電力変換機能に対して誤差を持ってしまう。
また、図５の時刻ｔ0から時刻ｔ1までの期間において、ＩＧＢＴ４が低注入モードとなるが、このことは半導体装置１Ａの課題といえる。その理由を以下に述べる。
図５の状態Ｚから、ＩＧＢＴ４は時刻ｔ0から時刻ｔ3までの期間においてオンしている。このうち、時刻ｔ2から時刻ｔ3までの期間においてＩＧＢＴ４を低注入モードとすることは、ＩＧＢＴ４のターンオフ損失を下げるために必要である。
一方、残りの時刻ｔ0から時刻ｔ2までの期間は、導通損失を小さくするために、高注入モードに保たれることが望ましい。しかしながら、既に述べたように、ＩＧＢＴ４は時刻ｔ0から時刻ｔ2までの期間のうち、時刻ｔ1から時刻ｔ2までの期間においてのみ高注入モードとされ、時刻ｔ0から時刻ｔ1までの期間においては低注入モードとなる。したがって、導通損失を低減する観点からは半導体装置１Ａの動作は理想的でなく、課題があるといえる。
以上、半導体装置１Ａの典型的な動作を、図５を用いて説明してきたが、図５は、オンパルス幅ＤＴが遅延時間Ｌ以上であり、かつ、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌより大きい関係であるときに成り立つ。この条件をＤについて整理すると、以下の式（１）で表される。
Figure 2019103286
次に、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌ以下となるときの半導体装置１Ａの動作について説明する。この条件をＤについて整理すると、以下の式（２）で表される。
Figure 2019103286
図６は、式（２）で表される関係を満たすとき、半導体装置１Ａに入力する制御信号波形と、半導体装置１Ａ内部の信号波形と状態の例を示している。信号Ａ，Ｅと状態Ｚは、図５で説明したものと同一である。
図６の信号Ａ，Ｅと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
前回の周期の時刻ｔ19において、信号Ａが立ち下がる。時刻ｔ19から時刻ｔ10まで、信号ＡはＯＦＦレベルであり、第１のゲート端子４１にはオフ信号が入力されている。信号ＥはＯＮレベルであり、第２のゲート端子４２にはオン信号が入力されている。このときＩＧＢＴ４は、低注入モードのオン状態である。
時刻ｔ19から時間（１−Ｄ）Ｔが経過すると、前回の周期が終了して今回の周期が開始し、時刻ｔ10となる。この時刻ｔ10において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は高注入モードに切り替わる。
時刻ｔ19から時間Ｌが経過すると、時刻ｔ11となる。この時刻ｔ11において、信号ＥがＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。
時刻ｔ10から時間Ｌが経過すると、時刻ｔ12となる。この時刻ｔ12は、時刻ｔ11から時間（１−Ｄ）Ｔが経過した時刻でもある。この時刻ｔ12において、信号ＥがＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードに切り替わる。
時刻ｔ10から時間ＤＴが経過すると、時刻ｔ13となる。この時刻ｔ13において、信号ＡがＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。なお、今周期の時刻ｔ13は、前周期の時刻ｔ19に対応する時刻である。
時刻ｔ13から時間（１−Ｄ）Ｔが経過すると、時刻ｔ14となる。この時刻ｔ14は、時刻ｔ10から時間Ｔが経過した時刻でもある。この時刻ｔ14において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は再び高注入モードに切り替わって次の周期へ移る。これにより、２つのゲート端子を有するＩＧＢＴ４を１つの制御信号によって駆動することができる。
上に説明した動作において、ＩＧＢＴ４は高注入モードと低注入モードとが切り替わるが、状態Ｚに示されるように1周期（時刻ｔ10から時刻ｔ14）に亘って、ずっとオン状態を保ち続けている。すなわち、ＩＧＢＴ４は本来、制御信号として入力された信号Ａに従って断続的にオン状態／オフ状態を繰り返すべきである。しかし実際にＩＧＢＴ４は、連続的にオン状態となってしまう。このことは、半導体装置１Ａの課題といえる。
次に、オンパルス幅ＤＴが遅延時間Ｌ未満となるときの半導体装置１Ａの動作について説明する。この条件をＤについて整理すると、以下の式（３）で表される。
Figure 2019103286
図７は、式（３）で表される関係を満たすとき、半導体装置１Ａに入力する制御信号波形と、半導体装置１Ａ内部の信号波形と状態を示している。信号Ａ，Ｅと状態Ｚは、図５で説明したものと同一である。
図７の信号Ａ，Ｅと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
時刻ｔ20の直前において、信号Ａ，ＥはいずれもＯＦＦレベルであり、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されている。このとき、ＩＧＢＴ４はオフ状態である。
時刻ｔ20において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は低注入モードでターンオンする。時刻ｔ20から時間ＤＴが経過すると、時刻ｔ21となる。この時刻ｔ21において、信号ＥがＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ20から時間Ｌが経過すると、時刻ｔ22となる。この時刻ｔ22において、信号ＥがＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は低注入モードでターンオンする。
時刻ｔ22から時間ＤＴが経過すると、時刻ｔ23となる。この時刻ｔ23は、時刻ｔ21から時間Ｌが経過した時刻でもある。この時刻ｔ23において、信号ＡがＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は再びターンオフする。
時刻ｔ21から時間（１−Ｄ）Ｔが経過すると、時刻ｔ24となる。この時刻ｔ24は、時刻ｔ20から時間Ｔが経過した時刻でもある。この時刻ｔ24において、信号ＡがＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は再び低注入モードでターンオンして次の周期へ移る。これにより、２つのゲート端子を有するＩＧＢＴ４を１つの制御信号によって駆動することができる。
上に説明した動作において、信号Ａで入力した制御信号は、１周期のうち時刻ｔ20から時刻ｔ21までの期間中に１回だけオンパルスとなる。一方、ＩＧＢＴ４は、状態Ｚに示されるように、時刻ｔ20から時刻ｔ21までの期間にオン状態となり、時刻ｔ22から時刻ｔ23までの期間において再びオン状態となる。すなわち、ＩＧＢＴ４は、本来は１回のオンパルス信号に対して１回のオン状態となるべきであるが、実際には１回のオンパルス信号に対して２回のオン状態となってしまう。このことは、半導体装置１Ａの課題といえる。
以下、本発明を実施するための形態を、適宜、図面を参照して説明する。
《第１の実施形態》
本発明の第１の実施形態を、図１、図８、図９、図１０を用いて以下説明する。
図１は、本発明の第１の実施形態である半導体装置１を示している。
半導体装置１は、制御信号入力端子１１と、ＩＧＢＴ４と、遅延部２と、論理積部３とを有している。
ＩＧＢＴ４は、第１のゲート端子４１と、第２のゲート端子４２と、コレクタ端子４３と、エミッタ端子４４とを有する。このＩＧＢＴ４の機能は、図３と図４で説明している。
遅延部２は、入力端子２１と、出力端子２２とを有する。遅延部２は、入力端子２１に入力された信号を、出力端子２２に第１所定時間だけ遅延させて出力する機能を有し、その遅延時間はＬである。
論理積部３は、第１の入力端子３１と、第２の入力端子３２と、出力端子３３とを有する。論理積部３は、第１の入力端子３１と、第２の入力端子３２とに入力された信号の論理積を演算し、その論理積を出力端子３３に出力する機能を有する。
制御信号入力端子１１は、遅延部２の入力端子２１と、論理積部３の第２の入力端子３２とに接続されている。遅延部２の出力端子２２は、ＩＧＢＴ４の第１のゲート端子４１と、論理積部３の第１の入力端子３１とに接続されている。論理積部３の出力端子３３は、ＩＧＢＴ４の第２のゲート端子４２に接続されている。
信号Ａは、制御信号入力端子１１に入力される信号である。信号Ｂは、遅延部２が出力する信号であり、信号Ａに対して第１所定時間だけ遅延している。信号Ｃは、論理積部３が出力する信号であり、信号Ａと信号Ｂの論理積である。
図８は、半導体装置１に入力する制御信号波形と、半導体装置１内部の信号波形の例を示している。
信号Ａは、制御信号入力端子１１に入力されるパルス信号であり、オンとオフを繰り返すものである。図８に示すように、信号Ａの任意のオンパルスの立ち上がりから、その次のオンパルスの立ち上がりまでの時間を周期Ｔと定義する。周期Ｔのうち、オンパルスの幅が占める割合をオン時比率Ｄと定義する。すなわち、オン時比率Ｄはゼロから１の範囲の値をとり得る。オンパルスの幅は、ＤＴで表される。オフパルスの幅は、（１−Ｄ）Ｔで表される。
信号Ｂは、遅延部２の出力端子２２から出力される信号である。信号Ｂは、遅延部２を通過することで、信号Ａと比較して遅延時間Ｌだけ遅れている。
信号Ｃは、論理積部３の出力端子３３から出力される信号である。図１に示される接続関係から、信号Ｃは、信号Ａと信号Ｂの論理積となる。
ＩＧＢＴ４において、第１のゲート端子４１には信号Ｂが、第２のゲート端子４２には信号Ｃがそれぞれ入力される。
状態Ｚは、ＩＧＢＴ４のオンオフの状態を表している。ＩＧＢＴ４は、そのゲート端子のいずれかにオン信号が入力されることでオン状態となる。よって状態Ｚは、信号Ｂと信号Ｃの論理和となる。
図８の信号Ａ，Ｂ，Ｃと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
時刻ｔ30の直前において、信号Ｂ，ＣはＯＦＦレベルであり、第１のゲート端子４１、第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態である。時刻ｔ30において信号Ａが立ち上がるが、信号Ｂ，ＣはＯＦＦレベルのままであり、第１のゲート端子４１、第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ30から時間Ｌが経過すると、時刻ｔ31となる。この時刻ｔ31において、信号Ｂ，ＣはＯＮレベルとなり、第１のゲート端子４１と第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードでターンオンする。
時刻ｔ30から時間ＤＴが経過すると、時刻ｔ32となる。この時刻ｔ32において、信号ＣはＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。
時刻ｔ32から時間Ｌが経過すると、時刻ｔ33となる。この時刻ｔ33は、時刻ｔ31から時間ＤＴが経過した時刻でもある。この時刻ｔ33において、信号ＢはＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ32から時間（１−Ｄ）Ｔが経過すると、時刻ｔ34となる。この時刻ｔ34は、時刻ｔ30から時間Ｔが経過した時刻でもある。この時刻ｔ34において再び信号Ａが立ち上がり、次の周期へ移る。
上に説明した動作において、時刻ｔ33でＩＧＢＴ４はターンオフし、かつ、これに先立つ時刻ｔ32から時刻ｔ33までの期間において、ＩＧＢＴ４は低注入モードに保たれている。この期間の長さは、遅延時間Ｌに等しい。すなわち、ＩＧＢＴ４は、この期間に蓄積電荷量を低減させるので、ターンオフ損失を小さくすることができる。
また、時刻ｔ31から時刻ｔ32までの期間においてＩＧＢＴ４は高注入モードに保たれている。この期間の長さは（ＤＴ−Ｌ）に等しい。すなわち、ＩＧＢＴ４は、この期間に蓄積電荷量を多くするので、導通損失を小さくすることができる。
以上から、図８の信号Ａで示される制御信号が半導体装置１に入力されたとき、ＩＧＢＴ４はその特徴を発揮し、低損失な動作を達成することができる。また、半導体装置１には１つの制御信号を入力するだけで上記の動作が達成されることから、第１のゲート端子４１、第２のゲート端子４２に個別の制御信号を入力する場合と比較して、制御信号の生成回路が簡便な構成で済むという利点もある。
図８において、状態Ｚのオン状態の期間ＤＴは、信号Ａのオンパルス幅ＤＴと同一である。すなわち、半導体装置１に幅ＤＴのオンパルス信号を入力すれば、半導体装置１は期間ＤＴに亘ってオンすることを意味している。よって、半導体装置１は、比較例の半導体装置１Ａで生じる図５で示した課題を解決でき、半導体装置１に所望の電力変換機能を発揮させることができる。
また、図８の状態Ｚから、ＩＧＢＴ４は時刻ｔ31から時刻ｔ33までの期間においてオンしている。このうち、時刻ｔ32から時刻ｔ33までの期間においてＩＧＢＴ４を低注入モードに切り替えることは、ＩＧＢＴ４のターンオフ損失を下げるために必要である。一方、残りの時刻ｔ31から時刻ｔ32までの期間においてＩＧＢＴ４は高注入モードとなる。よって、半導体装置１は、導通損失を低減する観点から理想的な動作を達成できており、比較例の半導体装置１Ａで生じる図５で示した課題を解決できる。
以上、半導体装置１の典型的な動作を、図８を用いて説明してきたが、図８は、オンパルス幅ＤＴが遅延時間Ｌ以上であり、かつ、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌより大きい関係であるときに成り立つ。この条件をＤについて整理すると、以下の式（４）で表される。この式（４）は、前述した式（１）と同一である。
Figure 2019103286
次に、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌ以下となるときの半導体装置１の動作について説明する。この条件をＤについて整理すると、以下の式（５）で表される。この式（５）は、前述した式（２）と同一である。
Figure 2019103286
図９は、式（５）で表される関係を満たすとき、半導体装置１に入力する制御信号波形と、半導体装置１内部の信号波形と状態を示している。信号Ａ，Ｂ，Ｃと状態Ｚは、図８で説明したものと同一である。
図９の信号Ａ，Ｂ，Ｃと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
前回の周期の時刻ｔ49において、信号Ａが立ち下がる。時刻ｔ49から時刻ｔ40まで、信号ＢはＯＮレベルであり、第１のゲート端子４１にはオン信号が入力される。信号ＣはＯＦＦレベルであり、第２のゲート端子４２にはオフ信号が入力されている。よってＩＧＢＴ４は、低注入モードのオン状態である。
時刻ｔ49から時間（１−Ｄ）Ｔが経過すると、前回の周期が終了して今回の周期が開始し、時刻ｔ40となる。この時刻ｔ40において、信号ＣはＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードに切り替わる。
時刻ｔ49から時間Ｌが経過すると、時刻ｔ41となる。この時刻ｔ41において、信号Ｂ，ＣはＯＦＦレベルとなり、第１のゲート端子４１と第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ40から時間Ｌが経過すると、時刻ｔ42となる。この時刻ｔ42は、時刻ｔ41から時間（１−Ｄ）Ｔが経過した時刻でもある。この時刻ｔ42において、信号Ｂ，ＣはＯＮレベルとなり、第１のゲート端子４１と第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードでターンオンする。
時刻ｔ40から時間ＤＴが経過すると、時刻ｔ43となる。この時刻ｔ43において、信号ＣはＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。なお、今周期の時刻ｔ43は、前周期の時刻ｔ49に対応する時刻である。
時刻ｔ43から時間（１−Ｄ）Ｔが経過すると、時刻ｔ44となる。この時刻ｔ44は、時刻ｔ40から時間Ｔが経過した時刻でもある。この時刻ｔ44において、信号ＣはＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は再び高注入モードに切り替わって次の周期へ移る。
上に説明した動作において、信号Ａと状態Ｚに示されるように、制御信号として入力された単一の信号Ａに従って、ＩＧＢＴ４は断続的にオン状態とオフ状態を繰り返している。よって、半導体装置１は、連続的にオン状態となってしまうことを回避することができるので、比較例の半導体装置１Ａで生じる図６で示した課題を解決できる。
次に、オンパルス幅ＤＴが遅延時間Ｌ未満となるときの半導体装置１の動作について説明する。この条件をＤについて整理すると、以下の式（６）で表される。この式（６）は、前述した式（３）と同一である。
Figure 2019103286
図１０は、式（６）で表される関係を満たすとき、半導体装置１に入力する制御信号の波形と、半導体装置１内部の信号の波形と状態を示している。信号Ａ，Ｂ，Ｃと状態Ｚは、図８で説明したものと同一である。
図１０の信号Ａ，Ｂ，Ｃと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
時刻ｔ50の直前において、信号Ｂ，ＣはＯＦＦレベルであり、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されている。よってＩＧＢＴ４は、オフ状態である。時刻ｔ50において、信号Ａが立ち上がりＯＮレベルとなるが、信号Ｂ，ＣはＯＦＦレベルを維持する。このとき、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ50から時間ＤＴが経過すると、時刻ｔ51となる。この時刻ｔ51において、信号Ａが立ち下がりＯＦＦレベルとなるが、信号Ｂ，ＣはＯＦＦレベルを維持する。このとき、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ50から時間Ｌが経過すると、時刻ｔ52となる。この時刻ｔ52において、信号ＢはＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は低注入モードでターンオンする。
時刻ｔ52から時間ＤＴが経過すると、時刻ｔ53となる。この時刻ｔ53は、時刻ｔ51から時間Ｌが経過した時刻でもある。この時刻ｔ53において、信号ＢはＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ51から時間（１−Ｄ）Ｔが経過すると、時刻ｔ54となる。この時刻ｔ54は、時刻ｔ50から時間Ｔが経過した時刻でもある。この時刻ｔ54において再び信号Ａが立ち上がりＯＮレベルとなると、次の周期へ移る。
上に説明した動作において、信号Ａで入力した制御信号は、１周期のうち、時刻ｔ50から時刻ｔ51までの期間において１回オンしている。一方、ＩＧＢＴ４は、状態Ｚに示されるように、時刻ｔ52から時刻ｔ53までの期間において１回オンしている。すなわち、１回のオンパルス信号に対して、ＩＧＢＴ４は１回オン状態となる。よって、半導体装置１は、１回のオンパルス信号に対して２回オン状態になることを回避することができるので、比較例の半導体装置１Ａで生じる図７で示した課題を解決できる。
なお、上に説明した動作において、ＩＧＢＴ４は高注入モードとならないため、導通損失の増大が懸念される。しかしながら、オンパルス幅ＤＴは遅延時間Ｌ未満であって短いため、導通損失の増大は限定的であり、発明者らの検討によれば無視して差し支えない。
以上、本発明の第１の実施形態で、比較例の半導体装置１Ａで生じる図５から図７で示した課題が解決できることを示した。しかしながら、本発明の第１の実施形態には、次に述べるような別の課題がある。すなわち、図９で示されるように式（５）の関係で示されるとき、時刻ｔ41でＩＧＢＴ４はターンオフする。しかし、その直前の時刻ｔ40から時刻ｔ41までの期間において、ＩＧＢＴ４は高注入モードであるため、ターンオフ損失の増大が懸念される。これを解決する手段については他の実施形態で述べる。
《第２の実施形態》
本発明の第２の実施形態を、図１、図１１から図１３を用いて以下説明する。
図１１は、第２の実施形態に係る半導体装置とＰＷＭ（Pulse Width Modulation）出力部を示す図である。
半導体装置１は、図１に示した半導体装置１と同様に構成されている。
ＰＷＭ出力部９は、パルス状のＰＷＭ制御信号を生成して制御信号入力端子１１に入力するものであり、例えばマイクロコンピュータなどで構成される。ＰＷＭ出力部９は、図１２に示すＰＷＭ出力処理を実行して半導体装置１を制御する。また、周期Ｔと、オン時比率Ｄと、遅延時間Ｌの定義も第１の実施形態と同様とする。
但し、本実施形態は、制御信号入力端子１１に入力する制御信号に、次のような制限を設ける点において、第１の実施形態と異なる。すなわち、オフパルス幅（１−Ｄ）Ｔを遅延時間Ｌより大きくする。この条件をＤについて整理すると、Ｄ＜１−Ｌ／Ｔとなる。
図１２は、ＰＷＭ出力処理を示すフローチャートである。
処理を開始すると、ＰＷＭ出力部９は、ＰＷＭ値を決定し（ステップＳ１０）、このＰＷＭ値を判定する（ステップＳ１１）。ＰＷＭ出力部９は、このＰＷＭ値が（１−Ｌ／Ｔ）以上ならば、このＰＷＭ値をオンパルス時比率Ｄとするパルスを生成し（ステップＳ１２）、ステップＳ１０の処理に戻る。
ＰＷＭ出力部９は、このＰＷＭ値が（１−Ｌ／Ｔ）未満ならば、オフパルス幅をＬとするパルスを生成し（ステップＳ１３）、ステップＳ１０の処理に戻る。
図１３は、本実施形態において、制御信号入力端子１１に入力される制御信号の例を示している。この図１３で示されるように、制御信号のオン時比率Ｄは、半導体装置１に達成させようとする電力変換機能に応じて、時々刻々変化する。すなわち、オン時比率Ｄは（通常は）ゼロから１の範囲の値をとり得て変化しており、オフパルス幅（１−Ｄ）Ｔは一定でない。
本実施形態のＰＷＭ出力部９は、オン時比率ＤがＤ＜１−Ｌ／Ｔとなるように制御信号に制限を設け、オフパルス幅（１−Ｄ）Ｔを遅延時間Ｌより大きくしている。
このように制御信号に制限を設けることで、本発明の第１の実施形態で生じていた、式（２）または式（５）の関係を有するとき、ターンオフ損失の増大が懸念される課題を解決することができる。なぜなら、本実施形態では、式（２）または式（５）の関係を有することがないからである。
《第３の実施形態》
本発明の第３の実施形態を、図１４、図１５を用いて以下説明する。
図１４は、本発明の第３の実施形態である半導体装置１Ｂを示している。
半導体装置１Ｂは、制御信号入力端子１１と、ＩＧＢＴ４と、遅延部２と、論理積部３と、立ち下がりエッジトリガ型のワンショットパルス生成部６と、論理否定部７とを有している。
ＩＧＢＴ４は、第１のゲート端子４１と、第２のゲート端子４２と、コレクタ端子４３と、エミッタ端子４４とを有している。
遅延部２は、入力端子２１と、出力端子２２とを有する。遅延部２は、入力端子２１に入力された信号を、出力端子２２に第１所定時間だけ遅延させて出力する機能を有し、その遅延時間はＬである。
ワンショットパルス生成部６は、立ち下がりエッジトリガ型であり、入力端子６１と、出力端子６２とを有する。ワンショットパルス生成部６は、入力端子６１に入力された信号が立ち下がる（オンからオフに切り替わる）と、即座に一定の時間幅を持つパルス信号を１回、出力端子６２に出力する機能を有し、その時間幅をＭと定義する。
論理否定部７は、入力端子７１と、出力端子７２とを有する。論理否定部７は、入力端子７１に入力された信号の論理の否定を演算し、その否定値を出力端子７２に出力する機能を有する。
論理積部３は、第１の入力端子３１と、第２の入力端子３２と、出力端子３３とを有する。論理積部３は、第１の入力端子３１と、第２の入力端子３２とに入力された信号の論理積を演算し、その論理積を出力端子３３に出力する機能を有する。
制御信号入力端子１１は、遅延部２の入力端子２１と、ワンショットパルス生成部６の入力端子６１とに接続される。遅延部２の出力端子２２は、ＩＧＢＴ４の第１のゲート端子４１と、論理積部３の第１の入力端子３１に接続される。
ワンショットパルス生成部６の出力端子６２は、論理否定部７の入力端子７１に接続される。この論理否定部７の出力端子７２は、論理積部３の第２の入力端子３２に接続される。論理積部３の出力端子３３は、ＩＧＢＴ４の第２のゲート端子４２に接続される。つまり、ワンショットパルス生成部６と論理否定部７は直列接続されて、制御信号入力端子１１と論理積部３の第２の入力端子３２との間に挿入されている。
信号Ａは、制御信号入力端子１１に入力される信号である。信号Ｂは、遅延部２が出力する信号であり、信号Ａに対して第１所定時間だけ遅延している。信号Ｆは、ワンショットパルス生成部６が出力する信号である。信号Ｇは、論理否定部７が出力する信号であり、信号Ｆの反転である。信号Ｈは、論理積部３が出力する信号であり、信号Ｂと信号Ｇの論理積である。
図１５は、半導体装置１Ｂに入力する制御信号の波形と、半導体装置１Ｂ内部の信号の波形と状態を示している。
信号Ａは、制御信号入力端子１１に入力されるパルス信号であり、オンとオフを繰り返すものである。この図１５に示すように、信号Ａの任意のオンパルスの立ち上がりから、その次のオンパルスの立ち上がりまでの時間を周期Ｔと定義する。周期Ｔのうち、オンパルスの幅が占める割合をオン時比率Ｄと定義する。すなわち、オン時比率Ｄはゼロから１の範囲の値をとり得る。オンパルスの幅は、ＤＴで表される。オフパルスの幅は、（１−Ｄ）Ｔで表される。図１５は、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌ以下となるときに成り立つものである。この条件をＤについて整理すると、以下の式（７）で表される。
Figure 2019103286
また、この図１５において、時間幅Ｍは、遅延時間Ｌ以上であり、かつ、遅延時間Ｌとオフパルス幅（１−Ｄ）Ｔの和未満、すなわちＬ＋（１−Ｄ）Ｔ未満である。この条件をＭについて整理すると、以下の式（８）で表される。
Figure 2019103286
信号Ｂは、遅延部２の出力端子２２から出力される信号である。信号Ｂは遅延部２を通過することで、信号Ａと比較して遅延時間Ｌだけ遅れている。
信号Ｆは、ワンショットパルス生成部６の出力端子６２から出力される信号である。図１４に示される接続関係から、信号Ｆは、信号Ａの立ち下りエッジに同期して立ち上がり、時間幅Ｍのパルス信号を１回出力する。
信号Ｇは、論理否定部７の出力端子７２から出力される信号である。図１４に示される接続関係から、信号Ｇは、信号Ｆの論理否定となる。
信号Ｈは、論理積部３の出力端子３３から出力される信号である。図１４に示される接続関係から、信号Ｈは、信号Ｂと信号Ｇの論理積となる。
ＩＧＢＴ４において、第１のゲート端子４１には信号Ｂが、また、第２のゲート端子４２には信号Ｈがそれぞれ入力される。
状態Ｚは、ＩＧＢＴ４のオンオフの状態を表している。ＩＧＢＴ４は、そのゲート端子のいずれかにオン信号が入力されることでオン状態となる。よって状態Ｚは、信号Ｂと信号Ｈの論理和となる。
図１５の信号Ａ，Ｂ，Ｆ，Ｇ，Ｈと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
前回の周期の時刻ｔ69において、信号Ａが立ち下がる。時刻ｔ69から時刻ｔ60まで、信号ＢはＯＮレベルであり、第１のゲート端子４１にはオン信号が入力されている。信号ＨはＯＦＦレベルであり、第２のゲート端子４２にはオフ信号が入力されている。よってＩＧＢＴ４は低注入モードのオン状態である。
時刻ｔ69から時間（１−Ｄ）Ｔが経過すると、前回の周期が終了して今回の周期が開始し、時刻ｔ60となる。この時刻ｔ60において、信号Ａが立ち上がる。信号ＢはＯＮレベルであり、第１のゲート端子４１にはオン信号が入力されている。信号ＨはＯＦＦレベルであり、第２のゲート端子４２にはオフ信号が入力されている。よって、ＩＧＢＴ４は低注入モードのオン状態を継続する。
時刻ｔ69から時間Ｌが経過すると、時刻ｔ61となる。この時刻ｔ61において、信号ＢはＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ69から時間Ｍが経過すると、時刻ｔ62となる。この時刻ｔ62において、信号Ｆが立ち下がり、信号Ｇが立ち上がる。信号Ｂ，ＨはＯＦＦレベルを維持し、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ60から時間Ｌが経過すると、時刻ｔ63となる。この時刻ｔ63は、時刻ｔ61から時間（１−Ｄ）Ｔが経過した時刻でもある。この時刻ｔ63において、信号Ｂ，Ｈは両方ともＯＮレベルとなり、第１のゲート端子４１と第２のゲート端子４２にオン信号が入力される。よってＩＧＢＴ４は、高注入モードでターンオンする。
時刻ｔ60から時間ＤＴが経過すると、時刻ｔ64となる。この時刻ｔ64において、信号ＨはＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。なお、今周期の時刻ｔ64は、前周期の時刻ｔ69に対応する時刻である。
時刻ｔ64から時間（１−Ｄ）Ｔが経過すると、時刻ｔ65となる。この時刻ｔ65は、時刻ｔ60から時間Ｔが経過した時刻でもある。この時刻ｔ65において、信号Ａが再び立ち上がり、次の周期へ移る。
上に説明した動作において、ＩＧＢＴ４は時刻ｔ61でターンオフするが、その直前の（前周期の）時刻ｔ69から時刻ｔ61までの期間において、ＩＧＢＴ４は低注入モードに保たれている。したがって、時刻ｔ61におけるＩＧＢＴ４のターンオフ損失は小さい。よって、本実施形態は、本発明の第１の実施形態で生じていた、式（２）または式（５）の関係を満たすとき、ＩＧＢＴ４のターンオフ損失の増大が懸念される課題を解決することができる。
オン時比率Ｄについて、図１５で示した以外の条件、すなわち式（１）または式（４）、および式（３）または式（６）を満たす条件において、本実施形態は、本発明の第１の実施形態と同様の効果を持つが、その詳細は既に第１の実施形態にて説明したので、詳細な説明は省略する。
《第４の実施形態》
本発明の第４の実施形態を、図１６、図１７を用いて以下説明する。
２つのゲート端子を備えるＩＧＢＴ４を用いる場合、ＩＧＢＴ４を低注入モードでターンオンさせ、一定時間を経てから高注入モードへ切り替えると、ＩＧＢＴ４から発せられる電磁的ノイズを低減することができる。このように動作させることでＩＧＢＴ４から発せられる電磁的ノイズを低減することができる理由は、以下のように説明できる。
ＩＧＢＴ４がターンオンするとき、絶縁ゲートからＩＧＢＴ４の内部に電荷が注入されることで、ＩＧＢＴ４に電流が流れ始める。このため、ＩＧＢＴ４に流れ始める電流の時間変化率は、絶縁ゲートから注入される電荷量の大小と正の相関をもつ。すなわち、ターンオンに際して絶縁ゲートから多量の電荷を注入すれば、ＩＧＢＴ４は急速にオンし、その電流の時間変化率は大きくなる。
一方、ターンオンに際して絶縁ゲートから注入される電荷量を抑制すれば、ＩＧＢＴ４は緩やかにオンし、その電流の時間変化率は小さくなる。電流の時間変化率は、電磁的ノイズの大小を評価する指標の一つであり、電磁的ノイズの大小と正の相関を持つ。電磁的ノイズが大きいと、半導体装置１自身や、半導体装置１の周辺に設置された機器の正常な動作を妨げる恐れがある。そのため、電磁的ノイズを低減する観点からは、電流の時間変化率は小さく抑制することが望ましい。
ＩＧＢＴ４を高注入モードでターンオンさせると、２つの絶縁ゲートの双方から電荷が注入されるため、電流の時間変化率は大きくなる。一方、ＩＧＢＴ４を低注入モードでターンオンさせると、１つの絶縁ゲートからのみ電荷が注入されるため、その量は限定的であり、電流の時間変化率は小さくなる。したがって、ＩＧＢＴ４を低注入モードでターンオンさせると、ＩＧＢＴ４から発せられる電磁的ノイズを低減することができる。
ＩＧＢＴ４を低注入モードでターンオンさせた後には、一定時間を経てから高注入モードへ切り替えることが望ましい。ＩＧＢＴ４をターンオンさせた後、一定時間を経ると電流は定常状態に達し、その時間変化率は（電磁的ノイズの観点からは）無視できる程度に小さくなる。したがって、十分に電流の時間変化率が小さくなってから、ＩＧＢＴ４を高注入モードへ切り替えた場合には電磁的ノイズの増大は生じない。ＩＧＢＴ４を高注入モードへ切り替えた場合には、その後の導通損失が低減されるから、損失低減に有効である。
以上、ＩＧＢＴ４を低注入モードでターンオンさせ、一定時間を経てから高注入モードへ切り替えることで、ＩＧＢＴ４から発せられる電磁的ノイズを低減することができる理由を述べた。
図１６は、第４の実施形態である半導体装置１Ｃを示している。
半導体装置１Ｃは、制御信号入力端子１１と、ＩＧＢＴ４と、遅延部２と、論理積部３と、第２の遅延部８とを有している。
ＩＧＢＴ４は、第１のゲート端子４１と、第２のゲート端子４２と、コレクタ端子４３と、エミッタ端子４４とを有する。このＩＧＢＴ４の機能は、図３と図４で説明している。
遅延部２は、入力端子２１と、出力端子２２とを有する。遅延部２は、入力端子２１に入力された信号を、出力端子２２に第１所定時間だけ遅延させて出力する機能を有する第１の遅延部であり、その遅延時間はＬ１である。
論理積部３は、第１の入力端子３１と、第２の入力端子３２と、出力端子３３とを有する。論理積部３は、第１の入力端子３１と、第２の入力端子３２とに入力された信号の論理積を演算し、その論理積を出力端子３３に出力する機能を有する。
第２の遅延部８は、入力端子８１と、出力端子８２とを有する。第２の遅延部８は、入力端子８１に入力された信号を、出力端子８２に第２所定時間だけ遅延させて出力する機能を有し、その遅延時間はＬ２である。
制御信号入力端子１１は、遅延部２の入力端子２１と、論理積部３の第２の入力端子３２に接続されている。遅延部２の出力端子２２は、第２の遅延部８の入力端子８１と、ＩＧＢＴ４の第１のゲート端子４１に接続されている。第２の遅延部８の出力端子８２は、論理積部３の第１の入力端子３１に接続されている。論理積部３の出力端子３３は、ＩＧＢＴ４の第２のゲート端子４２に接続されている。つまり、第２の遅延部８は、遅延部２の出力端子２２と論理積部３の第１の入力端子３１との間に挿入されている。
信号Ａは、制御信号入力端子１１に入力される信号である。信号Ｂは、遅延部２が出力する信号であり、信号Ａに対して第１所定時間だけ遅延している。信号Ｊは、第２の遅延部８が出力する信号であり、信号Ｂに対して第２所定時間だけ遅延している。信号Ｋは、論理積部３が出力する信号であり、信号Ａと信号Ｊの論理積である。
図１７は、半導体装置１Ｃに入力する制御信号の波形と、半導体装置１Ｃ内部の信号の波形と状態の例を示している。
信号Ａは、制御信号入力端子１１に入力されるパルス信号であり、オンとオフを繰り返すものである。この図１７に示すように、信号Ａの任意のオンパルスの立ち上がりから、その次のオンパルスの立ち上がりまでの時間を周期Ｔと定義する。周期Ｔのうち、オンパルスの幅が占める割合をオン時比率Ｄと定義する。すなわち、オン時比率Ｄはゼロから１の範囲の値をとり得て、オンパルスの幅はＤＴ、オフパルスの幅は（１−Ｄ）Ｔで表される。図１３は、オンパルス幅ＤＴが遅延時間Ｌ１以上であり、かつ、オフパルス幅（１−Ｄ）Ｔが遅延時間Ｌ１より大きい関係であるときに成り立つ。この条件をＤについて整理すると、以下の式（９）で表される。
Figure 2019103286
信号Ｂは、遅延部２の出力端子２２から出力される信号である。信号Ｂは、遅延部２を通過することで、信号Ａと比較して遅延時間Ｌ１だけ遅れている。
信号Ｊは、第２の遅延部８の出力端子８２から出力される信号である。信号Ｊは、第２の遅延部８を通過することで、信号Ｂと比較して遅延時間Ｌ２だけ遅れている。
信号Ｋは、論理積部３の出力端子３３から出力される信号である。図１７に示される接続関係から、信号Ｋは信号Ａと信号Ｊの論理積となる。また、第１のゲート端子４１には信号Ｂが、また、第２のゲート端子４２には信号Ｋがそれぞれ入力される。
状態Ｚは、ＩＧＢＴ４のオンオフの状態を表している。ＩＧＢＴ４は、そのゲート端子のいずれかにオン信号が入力されることでオン状態となるから、状態Ｚは信号Ｂと信号Ｋの論理和となる。
同図の信号Ａ，Ｂ，Ｊ，Ｋと状態Ｚの関係から、ＩＧＢＴ４の１周期の動作を時系列に沿って説明する。
時刻ｔ70の直前において、信号Ｂ，ＫはＯＦＦレベルであり、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されている。よってＩＧＢＴ４は、オフ状態である。
時刻ｔ70において、信号Ａが立ち上がる。信号Ｂ，ＫはＯＦＦレベルを維持し、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ70から時間Ｌ１が経過すると、時刻ｔ71となる。この時刻ｔ71において、信号ＢはＯＮレベルとなり、第１のゲート端子４１にオン信号が入力されることで、ＩＧＢＴ４は低注入モードでターンオンする。ＩＧＢＴ４を低注入モードでターンオンさせると、１つの絶縁ゲートからのみ電荷が注入されるため、その量は限定的であり、電流の時間変化率は小さくなる。したがって、ＩＧＢＴ４から発せられる電磁的ノイズを低減することができる。
時刻ｔ71から時間Ｌ２が経過すると、時刻ｔ72となる。この時刻ｔ72において、信号ＫはＯＮレベルとなり、第２のゲート端子４２にオン信号が入力されることで、ＩＧＢＴ４は高注入モードに切り替わる。時刻ｔ71でＩＧＢＴ４をターンオンさせた後、時間Ｌ２が経過すると、電流は定常状態に達し、その時間変化率は、電磁的ノイズの観点において無視できる程度に小さくなる。したがって、時刻ｔ72においてＩＧＢＴ４を高注入モードへ切り替えた場合には電磁的ノイズの増大は生じない。ＩＧＢＴ４を高注入モードへ切り替えた場合には、導通損失が低減される。
時刻ｔ70から時間ＤＴが経過すると、時刻ｔ73となる。この時刻ｔ73において、信号ＫはＯＦＦレベルとなり、第２のゲート端子４２にオフ信号が入力されることで、ＩＧＢＴ４は低注入モードに切り替わる。
時刻ｔ73から時間Ｌ１が経過すると、時刻ｔ74となる。この時刻ｔ74において、信号ＢはＯＦＦレベルとなり、第１のゲート端子４１にオフ信号が入力されることで、ＩＧＢＴ４はターンオフする。
時刻ｔ74から時間Ｌ２が経過すると、時刻ｔ75となる。この時刻ｔ75において、信号Ｊが立ち下がる。信号Ｂ，ＫはＯＦＦレベルを維持し、第１のゲート端子４１と第２のゲート端子４２にはオフ信号が入力されているから、ＩＧＢＴ４はオフ状態を継続する。
時刻ｔ73から時間（１−Ｄ）Ｔが経過すると、時刻ｔ76となる。この時刻ｔ76は、時刻ｔ70から時間Ｔが経過した時刻でもある。この時刻ｔ76において、信号Ａが再び立ち上がり、次の周期へ移る。
上に説明した動作において、時刻ｔ71において、ＩＧＢＴ４は低注入モードでターンオンし、時刻ｔ71から時刻ｔ72までの期間に亘って低注入モードに保たれる。この期間の長さはＬ２に等しい。その後、時刻ｔ72において、ＩＧＢＴ４は高注入モードに切り替わる。したがって、図１７の信号Ａで示される制御信号が半導体装置１Ｃに入力されたとき、ＩＧＢＴ４は、このＩＧＢＴ４から発せられる電磁的ノイズの増大を抑止することができる。
オン時比率Ｄについて、図１７で示した以外の条件、すなわち以下の式（１０）の条件において、本実施形態は、本発明の第１の実施形態と同様の効果を持つ。
Figure 2019103286
更に以下の式（１１）の条件において、本実施形態は、本発明の第１の実施形態と同様の効果を持つが、その態様は既に第１の実施形態において説明したので、詳細な説明は省略する。
Figure 2019103286
本発明の第１の実施形態と第４の実施形態を比較すると、第４の実施形態の回路構造的な特徴は、第２の遅延部８が、論理積部３が備える第１の入力端子３１の直前に挿入されている点にあることが分かる。したがって、本発明の第４の実施形態で得られる電磁的ノイズの低減効果は、図１２で示した構成に限定されるものではなく、第２の遅延部を、論理積部が備える第１の入力端子の直前に挿入することで、本発明の第１から第３の実施形態にも展開することが可能である。
以上述べてきた本発明の第１から第３の実施形態における遅延時間Ｌと、第４の実施形態における遅延時間Ｌ１の大きさは、ＩＧＢＴ４がターンオフする直前にＩＧＢＴ４を低注入モードに保つ時間と等しい。遅延時間ＬまたはＬ１が小さいと、ＩＧＢＴ４を低注入モードに保つ時間が短いため、蓄積電荷量が十分に低減できず、ターンオフ損失の低減効果が小さくなる。一方、遅延時間Ｌが大きいと、ターンオフ損失の低減効果は大きくなるが、導通損失は大きくなる。したがって、遅延時間ＬまたはＬ１には、ターンオフ損失と導通損失の和を最小とする好適な値が存在する。
発明者らの検討によれば、ＩＧＢＴ４の構造や定格電圧によってその好適な値は異なるが、遅延時間ＬまたはＬ１は、およそ３ｕｓから６０ｕｓの範囲のうちいずれかが好適である。
既に述べたように、本発明の第３の実施形態においてワンショットパルス生成部が出力するパルスの幅Ｍは、式（８）で示される範囲に設定される。発明者らの検討によれば、オフパルスの幅（１−Ｄ）Ｔは、半導体装置が用いられる電力変換装置の仕様によって様々な値をとり得るが、最小でも１ｕｓ程度は確保される。したがって、上で述べた遅延時間Ｌの好適な値の範囲と合わせて鑑み、ワンショットパルス生成部が出力するパルスの幅Ｍは、およそ３ｕｓから６０ｕｓの範囲のうちいずれかに設定される。
既に述べたように、本発明の第４の実施形態において、遅延時間Ｌ２の大きさは、ＩＧＢＴ４が低注入モードでターンオンした後に、ＩＧＢＴ４を低注入モードに保つ時間と等しい。遅延時間Ｌ２が小さいと、ＩＧＢＴ４を低注入モードに保つ時間が短いため、ＩＧＢＴ４の電流の時間変化率が十分小さくなる前に高注入モードに切り替えることとなり、電磁的ノイズの低減効果が小さくなる。一方、遅延時間Ｌ２が大きいと、電磁的ノイズの低減効果は飽和しているにも関わらず、導通損失は大きくなる。したがって、遅延時間Ｌ２には、電磁的ノイズの低減と導通損失の低減を両立させる好適な値が存在する。
発明者らの検討によれば、ＩＧＢＴ４の構造や定格電圧によってその好適な値は異なるが、遅延時間Ｌ２は、およそ０．３ｕｓから３ｕｓの範囲のうちいずれかが好適である。
（変形例）
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
上記の各構成、機能、処理部、処理手段などは、それらの一部または全部を、例えば集積回路などのハードウェアで実現してもよい。上記の各構成、機能などは、プロセッサがそれぞれの機能を実現するプログラムを解釈して実行することにより、ソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイルなどの情報は、メモリ、ハードディスク、ＳＳＤ（Solid State Drive）などの記録装置、または、フラッシュメモリカード、ＤＶＤ（Digital Versatile Disk）などの記録媒体に置くことができる。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
本発明の変形例として、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） 本発明の半導体装置のスイッチング素子は、ＩＧＢＴに限定されず、例えばゲートターンオフサイリスタ（Gate Turn-Off thyristor）、ＩＧＣＴ（Integrated Gate Commutated Turn-off thyristor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などでもよい。
（ｂ） 上記する第２の実施形態の制御方法を、第３の実施形態の半導体装置や第４の実施形態の半導体装置に適用してもよい。
（ｃ） 制御信号入力端子に入力されるパルス信号は、ＰＷＭ信号に限定されず、任意形式のパルス変調信号であってもよい。
１，１Ａ，１Ｂ，１Ｃ 半導体装置
１１ 制御信号入力端子
２ 遅延部 （第１の遅延部）
２１ 入力端子
２２ 出力端子
３ 論理積部
３１ 第１の入力端子
３２ 第２の入力端子
３３ 出力端子
４ ＩＧＢＴ
４１ 第１のゲート端子 （第１の制御端子）
４１１ 第１のゲート
４２ 第２のゲート端子 （第２の制御端子）
４２１ 第２のゲート
４３ コレクタ端子
４３１ コレクタ
４４ エミッタ端子
４４１ エミッタ
４５ Ｐ層
４５１ Ｎ＋層
４６ Ｎ−基板
４７ Ｐ層
４８ キャリア
４９ ゲート酸化膜
５ 遅延部
５１ 入力端子
５２ 出力端子
６ ワンショットパルス生成部
６１ 入力端子
６２ 出力端子
７ 論理否定部
７１ 入力端子
７２ 出力端子
８ 第２の遅延部
８１ 入力端子
８２ 出力端子
９ ＰＷＭ出力部
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｊ，Ｋ 信号
Ｚ 状態

Claims (8)

  1. 制御信号入力端子と、
    第１の制御端子および第２の制御端子を有するスイッチング素子と、
    入力された信号を第１所定時間だけ遅延させる第１の遅延部と、
    第１の入力端子と第２の入力端子との論理積を演算する論理積部と、
    を有し、
    前記制御信号入力端子は、前記第１の遅延部の入力端子と、前記論理積部の第２の入力端子に接続され、
    前記第１の遅延部の出力端子は、前記スイッチング素子の第１の制御端子と、前記論理積部の第１の入力端子に接続され、
    前記論理積部の出力端子は、前記スイッチング素子の第２の制御端子に接続される、
    ことを特徴とする半導体装置。
  2. 前記第１の遅延部が遅延させる第１所定時間は、３ｕｓから６０ｕｓまでのうちいずれかである、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 立ち下がりエッジトリガ型のワンショットパルス生成部と、
    入力信号を反転して出力する論理否定部と、
    を更に有し、
    前記ワンショットパルス生成部と前記論理否定部は直列接続されて、前記制御信号入力端子と前記論理積部の第２の入力端子との間に挿入されている、
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ワンショットパルス生成部が生成するパルスの幅は、３ｕｓから６０ｕｓまでのうちいずれかである、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 入力された信号を第２所定時間だけ遅延させる第２の遅延部を更に有し、
    前記第２の遅延部は、前記第１の遅延部の出力端子と前記論理積部の第１の入力端子との間に挿入されている、
    ことを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
  6. 前記第２の遅延部が遅延させる第２所定時間は、０．３ｕｓから３ｕｓまでのうちいずれかである、
    ことを特徴とする請求項５に記載の半導体装置。
  7. 請求項１から６のうちいずれか１項に記載の半導体装置の前記制御信号入力端子に、所定周期のパルスであり、かつオフ期間が前記第１の遅延部によって遅延される前記第１所定時間よりも長い信号を出力する、
    ことを特徴とする半導体装置の制御方法。
  8. 制御信号入力端子と、
    入力された信号を第１所定時間だけ遅延させる第１の遅延部と、
    第１の入力端子と第２の入力端子との論理積を演算する論理積部と、
    を有し、
    前記制御信号入力端子は、前記第１の遅延部の入力端子と、前記論理積部の第２の入力端子に接続され、
    前記第１の遅延部の出力端子は、第１の制御端子および第２の制御端子を有するスイッチング素子の第１の制御端子と、前記論理積部の第１の入力端子に接続され、
    前記論理積部の出力端子は、前記スイッチング素子の第２の制御端子に接続される、
    ことを特徴とする半導体装置の制御回路。
JP2017233067A 2017-12-05 2017-12-05 半導体装置、半導体装置の制御方法、および半導体装置の制御回路 Active JP6865673B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017233067A JP6865673B2 (ja) 2017-12-05 2017-12-05 半導体装置、半導体装置の制御方法、および半導体装置の制御回路
DE112018005648.1T DE112018005648T5 (de) 2017-12-05 2018-10-29 Halbleitereinrichtung, verfahren zum steuern einer halbleitereinrichtung und steuerschaltung für eine halbleitereinrichtung
US16/769,704 US10916643B2 (en) 2017-12-05 2018-10-29 Semiconductor device, method for controlling semiconductor device, and control circuit for semiconductor device
PCT/JP2018/040036 WO2019111585A1 (ja) 2017-12-05 2018-10-29 半導体装置、半導体装置の制御方法、および半導体装置の制御回路
CN201880078313.5A CN111434040B (zh) 2017-12-05 2018-10-29 半导体装置、半导体装置的控制方法以及半导体装置的控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017233067A JP6865673B2 (ja) 2017-12-05 2017-12-05 半導体装置、半導体装置の制御方法、および半導体装置の制御回路

Publications (2)

Publication Number Publication Date
JP2019103286A true JP2019103286A (ja) 2019-06-24
JP6865673B2 JP6865673B2 (ja) 2021-04-28

Family

ID=66750525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017233067A Active JP6865673B2 (ja) 2017-12-05 2017-12-05 半導体装置、半導体装置の制御方法、および半導体装置の制御回路

Country Status (5)

Country Link
US (1) US10916643B2 (ja)
JP (1) JP6865673B2 (ja)
CN (1) CN111434040B (ja)
DE (1) DE112018005648T5 (ja)
WO (1) WO2019111585A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024071276A1 (ja) * 2022-09-30 2024-04-04 株式会社日立製作所 保護回路および保護方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6820287B2 (ja) * 2018-02-23 2021-01-27 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP7296331B2 (ja) * 2020-03-18 2023-06-22 株式会社 日立パワーデバイス ゲート駆動装置およびゲート駆動方法、パワー半導体モジュール、並びに電力変換装置
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125256A (ja) * 1992-05-01 1994-05-06 Fuji Electric Co Ltd ダブルゲート型半導体装置の制御装置
JP2000101076A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 絶縁ゲート型半導体素子とその駆動方法
US20030173619A1 (en) * 2002-03-15 2003-09-18 Martin Feldtkeller Circuit configuration and method for the switch-on/off control of a field-effect transistor
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2017028811A (ja) * 2015-07-20 2017-02-02 株式会社デンソー 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459339A (en) 1992-02-03 1995-10-17 Fuji Electric Co., Ltd. Double gate semiconductor device and control device thereof
JPH06141542A (ja) * 1992-10-28 1994-05-20 Fanuc Ltd スイッチング電源回路
JP5111336B2 (ja) * 2008-11-06 2013-01-09 三菱電機株式会社 半導体回路
US8350612B2 (en) * 2009-10-30 2013-01-08 Himax Technologies Limited Circuit for resetting system and delay circuit
US9948290B2 (en) * 2011-08-26 2018-04-17 General Electric Company Reverse conduction mode self turn-off gate driver
JP6338145B2 (ja) * 2014-04-16 2018-06-06 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
US10254327B2 (en) * 2016-02-29 2019-04-09 Infineon Technologies Ag Method and device for short circuit detection in power semiconductor switches
DE102017106896B4 (de) * 2017-03-30 2023-02-02 Infineon Technologies Ag Elektronischer Schalter für elektronische Sicherung
US11050418B2 (en) * 2019-01-11 2021-06-29 Infineon Technologies Ag Gate level triggered desaturation blanking

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125256A (ja) * 1992-05-01 1994-05-06 Fuji Electric Co Ltd ダブルゲート型半導体装置の制御装置
JP2000101076A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 絶縁ゲート型半導体素子とその駆動方法
US20030173619A1 (en) * 2002-03-15 2003-09-18 Martin Feldtkeller Circuit configuration and method for the switch-on/off control of a field-effect transistor
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2017028811A (ja) * 2015-07-20 2017-02-02 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024071276A1 (ja) * 2022-09-30 2024-04-04 株式会社日立製作所 保護回路および保護方法

Also Published As

Publication number Publication date
WO2019111585A1 (ja) 2019-06-13
JP6865673B2 (ja) 2021-04-28
CN111434040A (zh) 2020-07-17
CN111434040B (zh) 2023-06-27
US20200395471A1 (en) 2020-12-17
DE112018005648T5 (de) 2020-07-09
US10916643B2 (en) 2021-02-09

Similar Documents

Publication Publication Date Title
WO2019111585A1 (ja) 半導体装置、半導体装置の制御方法、および半導体装置の制御回路
JP5777537B2 (ja) パワーデバイス制御回路およびパワーデバイス回路
WO2017223118A1 (en) High voltage pre-pulsing
JP6556712B2 (ja) スイッチング過電圧を制限するように構成された電力変換器
TW201108587A (en) Comparator type DC-DC converter using synchronous rectification method
CN107395000B (zh) 半导体器件
JP2008054220A (ja) パルス発生器およびそれを用いた電子機器ならびにパルス発生方法
WO2018158726A1 (en) Hybrid switch control
JP2005184831A (ja) マルチステートドライブ回路による半導体スイッチのスイッチング方法及び装置
CN111564959B (zh) 适用于开关转换器的功率驱动电路
JP4991446B2 (ja) 電力変換装置
EP2712087B1 (en) Semiconductor device and circuit for controlling electric potential of gate of insulated-gate type switching element
JP5916908B1 (ja) ゲート駆動回路
US9912331B2 (en) Gate driver that drives with a sequence of gate resistances
JP2015061406A (ja) パワーモジュール
JP2011119885A (ja) 電圧駆動型半導体素子のゲート駆動装置
JP6650356B2 (ja) 電力変換装置
TW201531001A (zh) 用於操作切換式調節器的方法及電路
JP2023166269A (ja) 電源用半導体装置及びスイッチトキャパシタコンバータ
JP7318335B2 (ja) 集積回路、半導体装置
JP6739580B1 (ja) 電力変換装置
Lee et al. Active gate control for multiple series connected sic mosfets
JP5966947B2 (ja) 半導体装置
Sobczynski Active gate drivers
JP6291947B2 (ja) 駆動回路、集積回路装置及びチャージポンプ回路の制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210406

R150 Certificate of patent or registration of utility model

Ref document number: 6865673

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150