CN111434040A - 半导体装置、半导体装置的控制方法以及半导体装置的控制电路 - Google Patents

半导体装置、半导体装置的控制方法以及半导体装置的控制电路 Download PDF

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Abstract

提供一种半导体装置，利用1个控制信号来驱动具有2个栅极端子的IGBT，并且避免成为连续的接通状态以及针对一次的接通脉冲信号而两次成为接通状态。半导体装置1具有：控制信号输入端子11；IGBT 4，具有第1栅极端子41以及第2栅极端子42；延迟部2，使所输入的信号延迟延迟时间L；以及逻辑积部3，运算第1输入端子与第2输入端子的逻辑积。控制信号输入端子11连接于延迟部2的输入端子以及逻辑积部3的第2输入端子32。延迟部2的输出端子连接于IGBT 4的第1栅极端子41以及逻辑积部3的第1输入端子31。逻辑积部3的输出端子33连接于IGBT 4的第2栅极端子42。

Description

半导体装置、半导体装置的控制方法以及半导体装置的控制 电路
技术领域
本发明涉及半导体装置、半导体装置的控制方法以及半导体装置的控制电路。
背景技术
在专利文献1中记载有一种半导体装置，经由延迟电路，利用1个控制信号来驱动具有可独立地控制的2个绝缘栅端子(以下称为栅极端子)的绝缘栅型半导体元件。以下，将绝缘栅型半导体元件记载为IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。
在该专利文献1中，其技术被公开为“经由由电阻或者静电电容等构成的延迟电路对2个栅电极取出部31、32供给1个控制信号。”。
现有技术文献
专利文献1：日本特开2000-101076号公报
发明内容
(发明要解决的课题)
然而，根据本发明的发明人的研究，在上述专利文献1公开的技术中具有以下那样的课题。
关于该半导体装置，元件的接通期间与输入脉冲的接通脉冲宽度不同而变得更宽。该半导体装置存在如下问题(课题)：根据所输入的控制信号，本来应该断断续续地重复接通状态/断开状态的IGBT连续地成为接通状态。另外，存在如下问题(课题)：根据控制信号，本来应该针对一次的接通脉冲信号而成为接通状态一次的IGBT针对一次的接通脉冲信号，两次成为接通状态。
本发明是鉴于上述课题而发明的，课题在于利用1个控制信号来驱动具有2个栅极端子的开关元件，并且避免成为连续的接通状态以及针对一次的接通脉冲信号而两次成为接通状态。
(用于解决课题的手段)
为了解决上述课题，本发明的半导体装置具有：控制信号输入端子；开关元件，具有第1控制端子以及第2控制端子；第1延迟部，使所输入的信号延迟第1预定时间；以及逻辑积部，运算第1输入端子与第2输入端子的逻辑积。所述控制信号输入端子连接于所述第1延迟部的输入端子以及所述逻辑积部的第2输入端子。所述第1延迟部的输出端子连接于所述开关元件的第1控制端子以及所述逻辑积部的第1输入端子。所述逻辑积部的输出端子连接于所述开关元件的第2控制端子。
关于其它手段，在用于实施发明的方式中进行说明。
(发明的效果)
根据本发明，能够利用1个控制信号来驱动具有2个栅极端子的开关元件，并且避免成为连续的接通状态以及针对一次的接通脉冲信号而两次成为接通状态。
附图说明
图1是示出第1实施方式所涉及的半导体装置的图。
图2是示出比较例的半导体装置的图。
图3是示出双栅IGBT的高注入模式的状态的图。
图4是示出双栅IGBT的低注入模式的状态的图。
图5是对比较例的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图(之一)。
图6是示出对比较例的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图(之二)。
图7是示出对比较例的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形、状态的图(之三)。
图8是示出对第1实施方式所涉及的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图(之一)。
图9是示出对第1实施方式所涉及的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图(之二)。
图10是示出对第1实施方式所涉及的半导体装置输入的控制信号波形的波形以及半导体装置内部的信号波形的例子的图(之三)。
图11是示出第2实施方式所涉及的半导体装置和PWM输出部的图。
图12是示出PWM输出处理的流程图。
图13是示出对第2实施方式所涉及的半导体装置输入的控制信号的波形的图。
图14是示出第3实施方式所涉及的半导体装置的图。
图15是示出对第3实施方式所涉及的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图。
图16是示出第4实施方式所涉及的半导体装置的图。
图17是示出对第4实施方式所涉及的半导体装置输入的控制信号的波形以及半导体装置内部的信号的波形和状态的图。
(符号说明)
1、1A、1B、1C：半导体装置；11：控制信号输入端子；2：延迟部(第1延迟部)；21：输入端子；22：输出端子；3：逻辑积部；31：第1输入端子；32：第2输入端子；33：输出端子；4：IGBT；41：第1栅极端子(第1控制端子)；411：第1栅极；42：第2栅极端子(第2控制端子)；421：第2栅极；43：集电极端子；431：集电极；44：发射极端子；441：发射极；45：P层；451：N+层；46：N-基板；47：P层；48：载流子；49：栅极氧化膜；5：延迟部；51：输入端子；52：输出端子；6：单触发(one shot)脉冲生成部；61：输入端子；62：输出端子；7：逻辑非部；71：输入端子；72：输出端子；8：第2延迟部；81：输入端子；82：输出端子；9：PWM输出部；A、B、C、D、E、F、G、H、J、K：信号；Z：状态。
具体实施方式
《比较例》
首先，以有助于理解本发明的目的和效果为目的，在说明本发明的实施方式之前，说明在比较例的半导体装置中发生以下的问题的原因。即，是如下问题：本来应该断断续续地重复接通状态和断开状态的IGBT由于所输入的控制信号而连续地成为接通状态。另外，是如下问题：根据所输入的控制信号，本来针对一次的接通脉冲信号而成为接通状态一次的IGBT针对一次的接通脉冲信号，两次成为接通状态。
图2示出比较例的半导体装置1A。半导体装置1A具有控制信号输入端子11、IGBT 4以及延迟部5。
IGBT 4具有第1栅极端子(第1控制端子)41、第2栅极端子(第2控制端子)42、集电极端子43以及发射极端子44。在后述的图3和图4中，详细地说明该IGBT 4的功能。
延迟部(第1延迟部)5具有输入端子51和输出端子52。延迟部5具有使输入到输入端子51的信号延迟第1预定时间后输出到输出端子52的功能，其延迟时间是L。
控制信号输入端子11连接于第1栅极端子41以及延迟部5的输入端子51。另外，延迟部5的输出端子52与第2栅极端子42连接。
信号A是向控制信号输入端子11输入的信号。信号E是延迟部5所输出的信号，相对信号A而延迟了第1预定时间。
此处，以下说明具备2个栅极端子的IGBT 4的动作，但在此之前说明更一般性的具备1个栅极端子的IGBT的动作。
一般而言，IGBT具备1个用于对元件自身的接通/断开进行控制的栅极端子。在向栅极端子输入接通信号时在IGBT内部蓄积大量的电荷，IGBT成为低电阻状态、即接通状态。
接下来，在向栅极端子输入断开信号时，蓄积在IGBT内部的大量的电荷被迅速地排出，IGBT成为高电阻状态、即断开状态。IGBT在从接通状态向断开状态转移(截止)时排出蓄积电荷。在其过程中IGBT发生功率损失。将该功率损失称为截止损失。截止损失成为使用IGBT的功率变换装置的效率降低的要因，因此优选为截止损失小。
截止损失的大小与在接通状态下蓄积于IGBT内部的电荷量的大小具有正的相关性。因此，为了降低IGBT的截止损失，有效的是通过调整元件的构造、杂质的导入量来降低蓄积电荷量。然而，IGBT的蓄积电荷量不仅与截止损失有关，还与导通损失有关。
导通损失是在接通状态下在IGBT中发生的功率损失。导通损失的大小与在接通状态下蓄积于IGBT内部的电荷量的大小具有负的相关性。因此，在降低IGBT的蓄积电荷量时，IGBT在其接通状态下成为更高的电阻，导通损失增大(另一方面，如上所述截止损失减少)。根据以上，在IGBT的导通损失与截止损失之间具有折衷关系。
接下来，参照图3和图4，说明具备2个栅极端子的IGBT 4的结构和动作。
图3是示出双栅IGBT的高注入模式的状态的图。
在IGBT 4中，在N-基板46的一方的面依次形成有P层45和集电极431。对集电极431电连接有集电极端子43。在N-基板46中的一部分区域中形成有P层47。在P层47的一部分区域中形成有发射极441。在P层47的其它区域中形成有N+层451。
而且，在N-基板46的其它区域中，经由栅极氧化膜49形成有第1栅极411和第2栅极421。对第1栅极411电连接有第1栅极端子41。对第2栅极421电连接有第2栅极端子42。第1栅极411经由栅极氧化膜49而与P层47以及N+层451的一方的侧面相邻。第2栅极421经由栅极氧化膜49而与P层47以及N+层451的另一方的侧面相邻。
对P层47的一部分区域电连接有发射极441。而且，对N+层451的侧面电连接有发射极441。对发射极441电连接有发射极端子44。
该IGBT 4具备用于对元件自身的接通/断开进行控制的第1栅极411和第2栅极421，其特征点在于能够成为2个接通状态、即高注入模式和低注入模式。
如图3所示，在对第1栅极411和第2栅极421这两方输入接通信号时，成为在IGBT 4内部蓄积有大量的载流子48的高注入模式。
另一方面，如图4所示，在仅对第1栅极411输入接通信号而对第2栅极421输入断开信号时成为低注入模式。
图4是示出双栅IGBT的低注入模式的状态的图。该IGBT 4与图3所示的IGBT 4同样地构成。
图4所示的低注入模式下的IGBT 4的蓄积电荷量比高注入模式下的蓄积电荷量少。
而且，在对2个栅极端子的两方输入断开信号时，IGBT 4成为断开状态。
在使用具备2个栅极端子的IGBT 4的情况下，通过如以下那样进行控制，能够改善IGBT 4的导通损失-截止损失之间的折衷关系。
即，控制部件在IGBT 4为接通状态时，基本上设为高注入模式，在即将使IGBT 4截止之前向低注入模式切换，之后使其截止。控制部件通过使IGBT 4基本上在高注入模式下接通，从而能够降低导通损失。
之后，控制部件在使IGBT 4截止之前，(保持接通状态地)向低注入模式切换，从而使蓄积电荷量减少。控制部件在从将IGBT 4切换到低注入模式起经过一定时间而蓄积电荷量充分减少之后使其截止，从而能够降低截止损失。通过如以上那样进行控制，从而在具备2个栅极端子的IGBT 4中，与具备1个栅极端子的IGBT相比改善导通损失-截止损失之间的折衷，能够实现低损失的动作。
图5示出对半导体装置1A输入的控制信号的波形以及半导体装置1A内部的信号的波形和状态。
信号A是对控制信号输入端子11输入的脉冲信号，且是重复接通和断开的信号。如图5所示，将从信号A的任意的接通脉冲的上升沿至下一个接通脉冲的上升沿为止的时间定义为周期T。将在周期T之中接通脉冲的宽度所占的比例定义为接通时比率D。即，接通时比率D可取0至1的范围的值，接通脉冲的宽度用DT来表示。断开脉冲的宽度用(1-D)T来表示。
信号E是从延迟部5的输出端子52输出的信号。信号E经过延迟部5，因此与信号A相比延迟了延迟时间L。根据图2所示的连接关系，对第1栅极端子41施加信号A，另外对第2栅极端子42施加信号E。
状态Z表示IGBT 4的接通和断开的状态。IGBT 4通过对其栅极端子的任意端子输入接通信号而成为接通状态。因此，状态Z成为信号A与信号E的逻辑和。
根据图5的信号A、E和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
在时刻t0以前，信号A、E都是断开电平，对第1栅极端子41、第2栅极端子42输入断开信号。此时，IGBT 4是断开状态。在时刻t0，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4从断开状态向接通状态转移(导通)。但是，信号E仍旧是断开电平，对第2栅极端子42输入断开信号，因此IGBT 4在低注入模式下导通。
在从时刻t0起经过时间L时，成为时刻t1。在该时刻t1，信号E成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4切换到高注入模式。在从时刻t0起经过时间DT时，成为时刻t2。在该时刻t2，信号A成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4切换到低注入模式。
在从时刻t2起经过时间L时，成为时刻t3。在该时刻t3，信号E成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4截止。
在从时刻t3起经过时间(1-D)T时，成为时刻t4。该时刻t4还是从时刻t0起经过了时间T的时刻。在该时刻t4，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT4再次在低注入模式下导通而转移到接下来的周期。
在上面说明的动作中，在时刻t3，IGBT 4截止，但在此之前的时刻t2至时刻t3的期间，IGBT 4被保持为低注入模式。该期间的长度与延迟时间L相等。即，IGBT 4通过在该期间使蓄积电荷量降低，从而能够减小截止损失。另外，在时刻t1至时刻t2的期间，IGBT 4被保持为高注入模式。该期间的长度与DT-L相等。即，在该期间使蓄积电荷量变多，从而能够减小导通损失。
根据以上，在图5的信号A输入到半导体装置1A时，IGBT 4能够发挥其特征，实现低损失的动作。另外，只是通过对半导体装置1A输入1个控制信号就实现上述的动作，因此与对第1栅极端子41、第2栅极端子42输入单独的控制信号的情况相比，还具有控制信号的生成电路可以是简单的结构这样的优点。
但是，图5的信号A的接通脉冲宽度是DT，与此相对，如状态Z所示那样IGBT 4的导通期间是(DT+L)，变长延迟时间L。这可以说是半导体装置1A的课题。这是因为，对半导体装置1A输入的接通脉冲宽度DT是为了使半导体装置1A发挥期望的功率变换功能而决定的宽度。但是，半导体装置1A在整个期间(DT+L)中接通，因此相对于所期待的功率变换功能而具有误差。
另外，在图5的时刻t0至时刻t1的期间，IGBT 4成为低注入模式，但这可以说是半导体装置1A的课题。以下叙述其理由。
根据图5的状态Z，IGBT 4在时刻t0至时刻t3的期间接通。其中，为了降低IGBT 4的截止损失，需要在时刻t2至时刻t3的期间将IGBT 4设为低注入模式。
另一方面，在剩余的时刻t0至时刻t2的期间，为了减小导通损失，优选保持为高注入模式。然而，如已经叙述那样，在时刻t0至时刻t2的期间之中，IGBT 4仅在时刻t1至时刻t2的期间成为高注入模式，在时刻t0至时刻t1的期间成为低注入模式。因此，根据降低导通损失的观点，半导体装置1A的动作并非是理想的，可以说存在课题。
以上，使用图5说明了半导体装置1A的典型的动作，但图5在是接通脉冲宽度DT为延迟时间L以上、且断开脉冲宽度(1-D)T大于延迟时间L的关系时成立。如果关于D来整理这个条件，则用以下的式(1)来表示。
[数学式1]
L/T≤D＜1-L/T…(1)
其中，D：接通时比率
L：延迟时间
T：周期
接下来，说明断开脉冲宽度(1-D)T成为延迟时间L以下时的半导体装置1A的动作。如果关于D来整理这个条件，则用以下的式(2)来表示。
[数学式2]
D≥1-L/T…(2)
图6示出在满足式(2)所示的关系时对半导体装置1A输入的控制信号波形以及半导体装置1A内部的信号波形和状态的例子。信号A、E和状态Z与在图5中说明的参数相同。
根据图6的信号A、E和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
在前次的周期的时刻t19，信号A下降。从时刻t19至时刻t10，信号A是断开电平，对第1栅极端子41输入断开信号。信号E是接通电平，对第2栅极端子42输入接通信号。此时，IGBT 4是低注入模式的接通状态。
在从时刻t19起经过时间(1-D)T时，前次的周期结束而开始本次的周期，成为时刻t10。在该时刻t10，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4切换到高注入模式。
在从时刻t19起经过时间L时，成为时刻t11。在该时刻t11，信号E成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4切换到低注入模式。
在从时刻t10起经过时间L时，成为时刻t12。该时刻t12还是从时刻t11起经过了时间(1-D)T的时刻。在该时刻t12，信号E成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4切换到高注入模式。
在从时刻t10起经过时间DT时，成为时刻t13。在该时刻t13，信号A成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4切换到低注入模式。此外，当前周期的时刻t13是与前周期的时刻t19对应的时刻。
在从时刻t13起经过时间(1-D)T时，成为时刻t14。该时刻t14还是从时刻t10起经过了时间T的时刻。在该时刻t14，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4再次切换到高注入模式而向接下来的周期转移。由此，能够利用1个控制信号来驱动具有2个栅极端子的IGBT 4。
在上面说明的动作中，IGBT 4切换高注入模式和低注入模式，但如状态Z所示在1个周期(时刻t10至时刻t14)中始终持续保持接通状态。即，IGBT 4本来应该按照作为控制信号而被输入的信号A而断断续续地重复接通状态/断开状态。然而，实际上IGBT 4连续地成为接通状态。这可以说是半导体装置1A的课题。
接下来，说明接通脉冲宽度DT小于延迟时间L时的半导体装置1A的动作。如果关于D来整理这个条件，则用以下的式(3)来表示。
[数学式3]
D＜L/T…(3)
其中，D：接通时比率
L：延迟时间
T：周期
图7示出在满足式(3)所示的关系时对半导体装置1A输入的控制信号波形以及半导体装置1A内部的信号波形和状态。信号A、E和状态Z与在图5中说明的参数相同。
根据图7的信号A、E和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
紧接在时刻t20之前，信号A、E都是断开电平，对第1栅极端子41和第2栅极端子42输入断开信号。此时，IGBT 4是断开状态。
在时刻t20，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4在低注入模式下导通。在从时刻t20起经过时间DT时，成为时刻t21。在该时刻t21，信号E成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4截止。
在从时刻t20起经过时间L时，成为时刻t22。在该时刻t22，信号E成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4在低注入模式下导通。
在从时刻t22起经过时间DT时，成为时刻t23。该时刻t23还是从时刻t21起经过了时间L的时刻。在该时刻t23，信号A成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4再次截止。
在从时刻t21起经过时间(1-D)T时，成为时刻t24。该时刻t24还是从时刻t20起经过了时间T的时刻。在该时刻t24，信号A成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4再次在低注入模式下导通而向接下来的周期转移。由此，能够利用1个控制信号来驱动具有2个栅极端子的IGBT 4。
在上面说明的动作中，通过信号A来输入的控制信号在1个周期之中的从时刻t20至时刻t21的期间中仅成为接通脉冲一次。另一方面，IGBT 4如状态Z所示在时刻t20至时刻t21的期间中成为接通状态，在时刻t22至时刻t23的期间中再次成为接通状态。即，IGBT 4本来应该针对一次的接通脉冲信号而成为一次的接通状态，但实际上针对一次的接通脉冲信号而成为两次的接通状态。这可以说是半导体装置1A的课题。
以下，适当参照附图来说明用于实施本发明的方式。
《第1实施方式》
以下，使用图1、图8、图9、图10来说明本发明的第1实施方式。
图1示出本发明的第1实施方式的半导体装置1。
半导体装置1具有控制信号输入端子11、IGBT 4、延迟部2以及逻辑积部3。
IGBT 4具有第1栅极端子41、第2栅极端子42、集电极端子43以及发射极端子44。在图3和图4中说明该IGBT 4的功能。
延迟部2具有输入端子21以及输出端子22。延迟部2具有使输入到输入端子21的信号延迟第1预定时间后输出到输出端子22的功能，其延迟时间是L。
逻辑积部3具有第1输入端子31、第2输入端子32以及输出端子33。逻辑积部3具有如下功能：运算输入到第1输入端子31和第2输入端子32的信号的逻辑积，并将该逻辑积输出到输出端子33。
控制信号输入端子11连接于延迟部2的输入端子21以及逻辑积部3的第2输入端子32。延迟部2的输出端子22连接于IGBT 4的第1栅极端子41以及逻辑积部3的第1输入端子31。逻辑积部3的输出端子33连接于IGBT 4的第2栅极端子42。
信号A是对控制信号输入端子11输入的信号。信号B是延迟部2所输出的信号，相对信号A而延迟了第1预定时间。信号C是逻辑积部3所输出的信号，是信号A与信号B的逻辑积。
图8示出对半导体装置1输入的控制信号波形以及半导体装置1内部的信号波形的例子。
信号A是对控制信号输入端子11输入的脉冲信号，是重复接通和断开的信号。如图8所示，将从信号A的任意的接通脉冲的上升沿至下一个接通脉冲的上升沿为止的时间定义为周期T。将在周期T之中接通脉冲的宽度所占的比例定义为接通时比率D。即，接通时比率D可取0至1的范围的值。接通脉冲的宽度用DT来表示。断开脉冲的宽度用(1-D)T来表示。
信号B是从延迟部2的输出端子22输出的信号。信号B经过延迟部2，从而与信号A相比延迟了延迟时间L。
信号C是从逻辑积部3的输出端子33输出的信号。根据图1所示的连接关系，信号C成为信号A与信号B的逻辑积。
在IGBT 4中，对第1栅极端子41输入信号B，对第2栅极端子42输入信号C。
状态Z表示IGBT 4的接通断开的状态。IGBT 4通过其栅极端子的任意端子被输入接通信号而成为接通状态。因此，状态Z成为信号B与信号C的逻辑和。
根据图8的信号A、B、C和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
紧接在时刻t30之前，信号B、C是断开电平，对第1栅极端子41、第2栅极端子42输入断开信号，因此IGBT 4成为断开状态。在时刻t30，信号A上升，但信号B、C仍然为断开电平，对第1栅极端子41、第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t30起经过时间L时，成为时刻t31。在该时刻t31，信号B、C成为接通电平，对第1栅极端子41和第2栅极端子42输入接通信号，从而IGBT 4在高注入模式下导通。
在从时刻t30起经过时间DT时，成为时刻t32。在该时刻t32，信号C成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4切换到低注入模式。
在从时刻t32起经过时间L时，成为时刻t33。该时刻t33还是从时刻t31起经过了时间DT的时刻。在该时刻t33，信号B成为断开电平，对第1栅极端子41输入断开信号，从而IGBT4截止。
在从时刻t32起经过时间(1-D)T时，成为时刻t34。该时刻t34还是从时刻t30起经过了时间T的时刻。在该时刻t34，信号A再次上升，向接下来的周期转移。
在上面说明的动作中，在时刻t33，IGBT 4截止，并且在此之前的时刻t32至时刻t33的期间，IGBT 4被保持为低注入模式。该期间的长度与延迟时间L相等。即，IGBT 4在该期间使蓄积电荷量降低，因此能够减小截止损失。
另外，在时刻t31至时刻t32的期间，IGBT 4被保持为高注入模式。该期间的长度与(DT-L)相等。即，IGBT 4在该期间使蓄积电荷量变多，因此能够减小导通损失。
根据以上，在图8的信号A所表示的控制信号被输入到半导体装置1时，IGBT 4发挥其特征，能够实现低损失的动作。另外，只是通过对半导体装置1输入1个控制信号就实现上述的动作，因此与对第1栅极端子41、第2栅极端子42输入单独的控制信号的情况相比，还具有控制信号的生成电路可以是简单的结构这样的优点。
在图8中，状态Z的接通状态的期间DT与信号A的接通脉冲宽度DT相同。即，意味着只要对半导体装置1输入宽度DT的接通脉冲信号，半导体装置1就在整个期间DT中接通。因此，半导体装置1能够解决在比较例的半导体装置1A中发生的图5所示的课题，能够使半导体装置1发挥期望的功率变换功能。
另外，根据图8的状态Z，IGBT 4在时刻t31至时刻t33的期间接通。其中，为了降低IGBT 4的截止损失，需要在时刻t32至时刻t33的期间将IGBT 4切换到低注入模式。另一方面，在剩余的时刻t31至时刻t32的期间，IGBT 4成为高注入模式。因此，半导体装置1从降低导通损失的观点出发能够实现理想的动作，能够解决在比较例的半导体装置1A中发生的图5所示的课题。
以上，使用图8对半导体装置1的典型的动作进行了说明，但图8在是接通脉冲宽度DT为延迟时间L以上、并且断开脉冲宽度(1-D)T大于延迟时间L的关系时成立。如果关于D来整理这个条件，则用以下的式(4)来表示。该式(4)与上述的式(1)相同。
[数学式4]
L/T≤D＜1-L/T…(4)
其中，D：接通时比率
L：延迟时间
T：周期
接下来，说明断开脉冲宽度(1-D)T成为延迟时间L以下时的半导体装置1的动作。如果关于D来整理这个条件，则用以下的式(5)来表示。该式(5)与上述的式(2)相同。
[数学式5]
D≥1-L/T…(5)
图9示出在满足式(5)所示的关系时对半导体装置1输入的控制信号波形以及半导体装置1内部的信号波形和状态。信号A、B、C和状态Z与在图8中说明的参数相同。
根据图9的信号A、B、C和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
在前次的周期的时刻t49，信号A下降。在时刻t49至时刻t40，信号B是接通电平，对第1栅极端子41输入接通信号。信号C是断开电平，对第2栅极端子42输入断开信号。因此，IGBT 4是低注入模式的接通状态。
在从时刻t49起经过时间(1-D)T时，前次的周期结束而开始本次的周期，成为时刻t40。在该时刻t40，信号C成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4切换到高注入模式。
在从时刻t49起经过时间L时，成为时刻t41。在该时刻t41，信号B、C成为断开电平，对第1栅极端子41和第2栅极端子42输入断开信号，从而IGBT 4截止。
在从时刻t40起经过时间L时，成为时刻t42。该时刻t42还是从时刻t41起经过了时间(1-D)T的时刻。在该时刻t42，信号B、C成为接通电平，对第1栅极端子41和第2栅极端子42输入接通信号，从而IGBT 4在高注入模式下导通。
在从时刻t40起经过时间DT时，成为时刻t43。在该时刻t43，信号C成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4切换到低注入模式。此外，当前周期的时刻t43是与前周期的时刻t49对应的时刻。
在从时刻t43起经过时间(1-D)T时，成为时刻t44。该时刻t44还是从时刻t40起经过了时间T的时刻。在该时刻t44，信号C成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4再次切换到高注入模式而向接下来的周期转移。
在上面说明的动作中，如信号A和状态Z所示，按照作为控制信号而被输入的单一的信号A，IGBT 4断断续续地重复接通状态和断开状态。因此，能够避免半导体装置1连续地成为接通状态，所以能够解决在比较例的半导体装置1A中发生的图6所示的课题。
接下来，说明接通脉冲宽度DT小于延迟时间L时的半导体装置1的动作。如果关于D来整理这个条件，则用以下的式(6)来表示。该式(6)与上述的式(3)相同。
[数学式6]
D＜L/T…(6)
其中，D：接通时比率
L：延迟时间
T：周期
图10示出在满足式(6)所示的关系时对半导体装置1输入的控制信号的波形以及半导体装置1内部的信号的波形和状态。信号A、B、C和状态Z与在图8中说明的参数相同。
根据图10的信号A、B、C和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
紧接在时刻t50之前，信号B、C是断开电平，对第1栅极端子41和第2栅极端子42输入断开信号。因此，IGBT 4是断开状态。在时刻t50，信号A上升而成为接通电平，但信号B、C维持断开电平。此时，对第1栅极端子41和第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t50起经过时间DT时，成为时刻t51。在该时刻t51，信号A下降而成为断开电平，但信号B、C维持断开电平。此时，对第1栅极端子41和第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t50起经过时间L时，成为时刻t52。在该时刻t52，信号B成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4在低注入模式下导通。
在从时刻t52起经过时间DT时，成为时刻t53。该时刻t53还是从时刻t51起经过了时间L的时刻。在该时刻t53，信号B成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4截止。
在从时刻t51起经过时间(1-D)T时，成为时刻t54。该时刻t54还是从时刻t50起经过了时间T的时刻。如果信号A在该时刻t54再次上升而成为接通电平，则向接下来的周期转移。
在上面说明的动作中，通过信号A来输入的控制信号在1个周期之中的从时刻t50至时刻t51的期间中接通一次。另一方面，IGBT 4如状态Z所示，在时刻t52至时刻t53的期间中接通一次。即，针对一次的接通脉冲信号，IGBT 4成为接通状态一次。因此，半导体装置1能够避免针对一次的接通脉冲信号而成为接通状态两次，所以能够解决在比较例的半导体装置1A中发生的图7所示的课题。
此外，在上面说明的动作中，IGBT 4不会成为高注入模式，因此担心导通损失增大。然而，接通脉冲宽度DT小于延迟时间L而较短，因此导通损失的增大被限定，基于发明人的研究而可以忽视。
以上，在本发明的第1实施方式中示出能够解决在比较例的半导体装置1A中发生的图5至图7所示的课题。然而，在本发明的第1实施方式中存在接下来叙述那样的其它课题。即，在如图9所示用式(5)的关系来表示时，在时刻t41，IGBT 4截止。但是，在紧接在之前的时刻t40至时刻t41的期间，IGBT 4是高注入模式，因此担心截止损失增大。在其它实施方式中叙述解决这个课题的手段。
《第2实施方式》
以下，使用图1、图11至图13来说明本发明的第2实施方式。
图11是示出第2实施方式所涉及的半导体装置和PWM(Pulse Width Modulation，脉冲宽度调制)输出部的图。
半导体装置1与图1所示的半导体装置1同样地构成。
PWM输出部9生成脉冲状的PWM控制信号而输入到控制信号输入端子11，例如由微型计算机等构成。PWM输出部9执行图12所示的PWM输出处理来控制半导体装置1。另外，周期T、接通时比率D以及延迟时间L的定义也设为与第1实施方式同样。
但是，在本实施方式中，对于向控制信号输入端子11输入的控制信号设置以下那样的限制，这点与第1实施方式不同。即，使断开脉冲宽度(1-D)T大于延迟时间L。如果关于D来整理这个条件，则成为D<1-L/T。
图12是示出PWM输出处理的流程图。
在开始处理时，PWM输出部9决定PWM值(步骤S10)，判定该PWM值(步骤S11)。如果该PWM值成为(1-L/T)以上，则PWM输出部9生成将该PWM值设为接通脉冲时比率D的脉冲(步骤S12)，返回到步骤S10的处理。
如果该PWM值小于(1-L/T)，则PWM输出部9生成将断开脉冲宽度设为L的脉冲(步骤S13)，返回到步骤S10的处理。
图13示出在本实施方式中对控制信号输入端子11输入的控制信号的例子。如该图13所示，根据要使半导体装置1实现的功率变换功能，控制信号的接通时比率D时时刻刻发生变化。即，接通时比率D(通常)可取0至1的范围的值地变化，断开脉冲宽度(1-D)T并非是恒定的。
本实施方式的PWM输出部9以使接通时比率D成为D<1-L/T的方式对控制信号设置限制，使断开脉冲宽度(1-D)T大于延迟时间L。
通过这样对控制信号设置限制，从而能够解决在本发明的第1实施方式中发生的当具有式(2)或者式(5)的关系时担心截止损失增大的课题。因为在本实施方式中不会具有式(2)或者式(5)的关系。
《第3实施方式》
以下，使用图14、图15来说明本发明的第3实施方式。
图14示出本发明的第3实施方式的半导体装置1B。
半导体装置1B具有控制信号输入端子11、IGBT 4、延迟部2、逻辑积部3、下降边缘触发型的单触发脉冲生成部6以及逻辑非部7。
IGBT 4具有第1栅极端子41、第2栅极端子42、集电极端子43以及发射极端子44。
延迟部2具有输入端子21和输出端子22。延迟部2具有使输入到输入端子21的信号延迟第1预定时间后输出到输出端子22的功能，其延迟时间是L。
单触发脉冲生成部6是下降边缘触发型，具有输入端子61和输出端子62。单触发脉冲生成部6具有在输入到输入端子61的信号下降(从接通切换为断开)时立刻向输出端子62输出一次具有一定的时间宽度的脉冲信号的功能，将该时间宽度定义为M。
逻辑非部7具有输入端子71和输出端子72。逻辑非部7具有如下功能：运算输入到输入端子71的信号的逻辑非，并将其逻辑非值输出到输出端子72。
逻辑积部3具有第1输入端子31、第2输入端子32以及输出端子33。逻辑积部3具有如下功能：运算输入到第1输入端子31和第2输入端子32的信号的逻辑积，并将该逻辑积输出到输出端子33。
控制信号输入端子11连接于延迟部2的输入端子21以及单触发脉冲生成部6的输入端子61。延迟部2的输出端子22连接于IGBT 4的第1栅极端子41以及逻辑积部3的第1输入端子31。
单触发脉冲生成部6的输出端子62连接于逻辑非部7的输入端子71。该逻辑非部7的输出端子72连接于逻辑积部3的第2输入端子32。逻辑积部3的输出端子33连接于IGBT 4的第2栅极端子42。即，单触发脉冲生成部6和逻辑非部7被串联连接，并被插入到控制信号输入端子11与逻辑积部3的第2输入端子32之间。
信号A是对控制信号输入端子11输入的信号。信号B是延迟部2所输出的信号，相对信号A而延迟了第1预定时间。信号F是单触发脉冲生成部6所输出的信号。信号G是逻辑非部7所输出的信号，是信号F的反转。信号H是逻辑积部3所输出的信号，是信号B与信号G的逻辑积。
图15示出对半导体装置1B输入的控制信号的波形以及半导体装置1B内部的信号的波形和状态。
信号A是对控制信号输入端子11输入的脉冲信号，是重复接通和断开的信号。如该图15所示，将从信号A的任意的接通脉冲的上升沿至下一个接通脉冲的上升沿为止的时间定义为周期T。将在周期T之中接通脉冲的宽度所占的比例定义为接通时比率D。即，接通时比率D可取0至1的范围的值。接通脉冲的宽度用DT来表示。断开脉冲的宽度用(1-D)T来表示。图15在断开脉冲宽度(1-D)T成为延迟时间L以下时成立。如果关于D来整理这个条件，则用以下的式(7)来表示。
[数学式7]
D≥1-L/T…(7)
其中，D：接通时比率
L：延迟时间
T：周期
另外，在该图15中，时间宽度M为延迟时间L以上，并且小于延迟时间L与断开脉冲宽度(1-D)T之和、即小于L+(1-D)T。如果关于M来整理这个条件，则用以下的式(8)来表示。
[数学式8]
L≤M＜L+(1-D)T…(8)
其中，M：时间宽度
L：延迟时间
T：周期
信号B是从延迟部2的输出端子22输出的信号。信号B经过延迟部2，从而与信号A相比延迟了延迟时间L。
信号F是从单触发脉冲生成部6的输出端子62输出的信号。根据图14所示的连接关系，信号F与信号A的下降边缘同步地上升，将时间宽度M的脉冲信号输出一次。
信号G是从逻辑非部7的输出端子72输出的信号。根据图14所示的连接关系，信号G成为信号F的逻辑非。
信号H是从逻辑积部3的输出端子33输出的信号。根据图14所示的连接关系，信号H成为信号B与信号G的逻辑积。
在IGBT 4中，对第1栅极端子41输入信号B，另外对第2栅极端子42输入信号H。
状态Z表示IGBT 4的接通断开的状态。IGBT 4通过其栅极端子的任意端子被输入接通信号而成为接通状态。因此，状态Z成为信号B与信号H的逻辑和。
根据图15的信号A、B、F、G、H和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
在前次的周期的时刻t69，信号A下降。从时刻t69至时刻t60，信号B是接通电平，对第1栅极端子41输入接通信号。信号H是断开电平，对第2栅极端子42输入断开信号。因此，IGBT 4是低注入模式的接通状态。
在从时刻t69起经过时间(1-D)T时，前次的周期结束而开始本次的周期，成为时刻t60。在该时刻t60，信号A上升。信号B是接通电平，对第1栅极端子41输入接通信号。信号H是断开电平，对第2栅极端子42输入断开信号。因此，IGBT 4继续低注入模式的接通状态。
在从时刻t69起经过时间L时，成为时刻t61。在该时刻t61，信号B成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4截止。
在从时刻t69起经过时间M时，成为时刻t62。在该时刻t62，信号F下降，信号G上升。信号B、H维持断开电平，对第1栅极端子41和第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t60起经过时间L时，成为时刻t63。该时刻t63还是从时刻t61起经过了时间(1-D)T的时刻。在该时刻t63，信号B、H两方都成为接通电平，对第1栅极端子41和第2栅极端子42输入接通信号。因此，IGBT 4在高注入模式下导通。
在从时刻t60起经过时间DT时，成为时刻t64。在该时刻t64，信号H成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4切换到低注入模式。此外，当前周期的时刻t64是与前周期的时刻t69对应的时刻。
在从时刻t64起经过时间(1-D)T时，成为时刻t65。该时刻t65还是从时刻t60起经过了时间T的时刻。在该时刻t65，信号A再次上升，向接下来的周期转移。
在上面说明的动作中，IGBT 4在时刻t61截止，但在紧接在之前的(前周期的)时刻t69至时刻t61的期间，IGBT 4被保持为低注入模式。因此，时刻t61下的IGBT 4的截止损失小。因此，在本实施方式中，能够解决在本发明的第1实施方式中发生的当满足式(2)或者式(5)的关系时担心IGBT 4的截止损失增大的课题。
关于接通时比率D，在图15所示的以外的条件、即满足式(1)或式(4)、以及式(3)或式(6)的条件下，本实施方式具有与本发明的第1实施方式同样的效果，但其详情已经在第1实施方式中进行了说明，因此省略详细的说明。
《第4实施方式》
以下，使用图16、图17来说明本发明的第4实施方式。
在使用具备2个栅极端子的IGBT 4的情况下，使IGBT 4在低注入模式下导通，在经过一定时间之后切换到高注入模式时，能够降低从IGBT 4发出的电磁性噪声。通过这样动作能够降低从IGBT 4发出的电磁性噪声的理由能够说明为如下。
在IGBT 4导通时，从绝缘栅向IGBT 4的内部注入电荷，从而在IGBT 4中开始流过电流。因此，在IGBT 4中开始流过的电流的时间变化率与从绝缘栅注入的电荷量的大小具有正的相关性。即，如果在导通时从绝缘栅注入大量的电荷，则IGBT 4迅速地接通，其电流的时间变化率变大。
另一方面，如果抑制在导通时从绝缘栅注入的电荷量，则IGBT 4缓慢地接通，其电流的时间变化率变小。电流的时间变化率是对电磁性噪声的大小进行评价的指标之一，与电磁性噪声的大小具有正的相关性。如果电磁性噪声大，则有可能会妨碍半导体装置1自身、半导体装置1的周边所设置的设备的正常的动作。因此，从降低电磁性噪声的观点出发，优选将电流的时间变化率抑制得小。
在使IGBT 4在高注入模式下导通时，从2个绝缘栅的双方注入电荷，因此电流的时间变化率变大。另一方面，在使IGBT 4在低注入模式下导通时，仅从1个绝缘栅注入电荷，因此其量被限定，电流的时间变化率变小。因此，在使IGBT 4在低注入模式下导通时，能够降低从IGBT 4发出的电磁性噪声。
在使IGBT 4在低注入模式下导通之后，优选为在经过一定时间之后切换到高注入模式。在使IGBT 4导通之后，如果经过一定时间则电流达到稳定状态，其时间变化率(从电磁性噪声的观点出发)变小至能够忽视的程度。因此，在电流的时间变化率充分地变小之后将IGBT 4切换到高注入模式的情况下不会发生电磁性噪声的增大。在将IGBT 4切换到高注入模式的情况下，之后的导通损失被降低，因此对于损失降低是有效的。
以上说明了在使IGBT 4在低注入模式下导通并经过一定时间之后切换到高注入模式从而能够降低从IGBT 4发出的电磁性噪声的理由。
图16示出第4实施方式的半导体装置1C。
半导体装置1C具有控制信号输入端子11、IGBT 4、延迟部2、逻辑积部3以及第2延迟部8。
IGBT 4具有第1栅极端子41、第2栅极端子42、集电极端子43以及发射极端子44。在图3和图4中说明该IGBT 4的功能。
延迟部2具有输入端子21和输出端子22。延迟部2是具有使输入到输入端子21的信号延迟第1预定时间后输出到输出端子22的功能的第1延迟部，其延迟时间是L1。
逻辑积部3具有第1输入端子31、第2输入端子32以及输出端子33。逻辑积部3具有如下功能：运算输入到第1输入端子31和第2输入端子32的信号的逻辑积，并将该逻辑积输出到输出端子33。
第2延迟部8具有输入端子81和输出端子82。第2延迟部8具有使输入到输入端子81的信号延迟第2预定时间后输出到输出端子82的功能，其延迟时间是L2。
控制信号输入端子11连接于延迟部2的输入端子21以及逻辑积部3的第2输入端子32。延迟部2的输出端子22连接于第2延迟部8的输入端子81以及IGBT 4的第1栅极端子41。第2延迟部8的输出端子82连接于逻辑积部3的第1输入端子31。逻辑积部3的输出端子33连接于IGBT 4的第2栅极端子42。即，第2延迟部8被插入到延迟部2的输出端子22与逻辑积部3的第1输入端子31之间。
信号A是对控制信号输入端子11输入的信号。信号B是延迟部2所输出的信号，相对信号A而延迟了第1预定时间。信号J是第2延迟部8所输出的信号，相对信号B而延迟了第2预定时间。信号K是逻辑积部3所输出的信号，是信号A与信号J的逻辑积。
图17示出对半导体装置1C输入的控制信号的波形以及半导体装置1C内部的信号的波形和状态的例子。
信号A是对控制信号输入端子11输入的脉冲信号，是重复接通和断开的信号。如该图17所示，将从信号A的任意的接通脉冲的上升沿至下一个接通脉冲的上升沿为止的时间定义为周期T。将在周期T之中接通脉冲的宽度所占的比例定义为接通时比率D。即，接通时比率D可取0至1的范围的值，接通脉冲的宽度用DT来表示，断开脉冲的宽度用(1-D)T来表示。图13在是接通脉冲宽度DT为延迟时间L1以上、并且断开脉冲宽度(1-D)T大于延迟时间L1的关系时成立。如果关于D来整理这个条件，则用以下的式(9)来表示。
[数学式9]
L1/T≤D＜1-L1/T…(9)
其中，D：接通时比率
L1：第1延迟部的延迟时间
T：周期
信号B是从延迟部2的输出端子22输出的信号。信号B经过延迟部2，从而与信号A相比延迟了延迟时间L1。
信号J是从第2延迟部8的输出端子82输出的信号。信号J经过第2延迟部8，从而与信号B相比延迟了延迟时间L2。
信号K是从逻辑积部3的输出端子33输出的信号。根据图17所示的连接关系，信号K成为信号A与信号J的逻辑积。另外，对第1栅极端子41输入信号B，另外对第2栅极端子42输入信号K。
状态Z表示IGBT 4的接通断开的状态。IGBT 4通过其栅极端子的任意端子被输入接通信号而成为接通状态，因此状态Z成为信号B与信号K的逻辑和。
根据该图的信号A、B、J、K和状态Z的关系，按照时间序列来说明IGBT 4的1个周期的动作。
紧接在时刻t70之前，信号B、K是断开电平，对第1栅极端子41和第2栅极端子42输入断开信号。因此，IGBT 4是断开状态。
在时刻t70，信号A上升。信号B、K维持断开电平，对第1栅极端子41和第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t70起经过时间L1时，成为时刻t71。在该时刻t71，信号B成为接通电平，对第1栅极端子41输入接通信号，从而IGBT 4在低注入模式下导通。如果使IGBT 4在低注入模式下导通，则仅从1个绝缘栅注入电荷，因此其量被限定，电流的时间变化率变小。因此，能够降低从IGBT 4发出的电磁性噪声。
在从时刻t71起经过时间L2时，成为时刻t72。在该时刻t72，信号K成为接通电平，对第2栅极端子42输入接通信号，从而IGBT 4切换到高注入模式。在时刻t71使IGBT 4导通之后，如果经过时间L2则电流达到稳定状态，其时间变化率在电磁性噪声的观点上变小至能够忽视的程度。因此，在时刻t72将IGBT 4切换到高注入模式的情况下不会发生电磁性噪声的增大。在将IGBT 4切换到高注入模式的情况下，导通损失被降低。
在从时刻t70起经过时间DT时，成为时刻t73。在该时刻t73，信号K成为断开电平，对第2栅极端子42输入断开信号，从而IGBT 4切换到低注入模式。
在从时刻t73起经过时间L1时，成为时刻t74。在该时刻t74，信号B成为断开电平，对第1栅极端子41输入断开信号，从而IGBT 4截止。
在从时刻t74起经过时间L2时，成为时刻t75。在该时刻t75，信号J下降。信号B、K维持断开电平，对第1栅极端子41和第2栅极端子42输入断开信号，因此IGBT 4继续断开状态。
在从时刻t73起经过时间(1-D)T时，成为时刻t76。该时刻t76还是从时刻t70起经过了时间T的时刻。在该时刻t76，信号A再次上升，向接下来的周期转移。
在上面说明的动作中，在时刻t71，IGBT 4在低注入模式下导通，在从时刻t71至时刻t72的期间中被保持为低注入模式。该期间的长度与L2相等。之后，在时刻t72，IGBT 4切换到高注入模式。因此，在图17的信号A所示的控制信号被输入到半导体装置1C时，IGBT 4能够抑制从该IGBT 4发出的电磁性噪声的增大。
关于接通时比率D，在图17所示的以外的条件、即以下的式(10)的条件下，本实施方式具有与本发明的第1实施方式同样的效果。
[数学式10]
D≥1-L1/T…(10)
而且，在以下的式(11)的条件下，本实施方式具有与本发明的第1实施方式同样的效果，关于其形态已经在第1实施方式中进行了说明，因此省略详细的说明。
[数学式11]
D＜L1/T…(11)
如果比较本发明的第1实施方式与第4实施方式，则可知第4实施方式的电路构造的特征点在于，紧接在逻辑积部3所具备的第1输入端子31之前插入有第2延迟部8。因此，关于在本发明的第4实施方式中得到的电磁性噪声的降低效果，不限定于图12所示的结构，通过紧接在逻辑积部所具备的第1输入端子之前插入第2延迟部，在本发明的第1至第3实施方式中也能够展开。
以上叙述的本发明的第1至第3实施方式中的延迟时间L和第4实施方式中的延迟时间L1的大小等于在IGBT 4即将截止之前将IGBT 4保持为低注入模式的时间。如果延迟时间L或者L1小，则将IGBT 4保持为低注入模式的时间短，因此无法充分地降低蓄积电荷量，截止损失的降低效果变小。另一方面，如果延迟时间L大，则截止损失的降低效果变大，但导通损失变大。因此，在延迟时间L或者L1中存在使截止损失和导通损失之和成为最小的恰当的值。
通过发明人的研究，根据IGBT 4的构造、额定电压而其恰当的值不同，但关于延迟时间L或者L1，大约3us至60us的范围中的某个值是恰当的。
如已经叙述那样，在本发明的第3实施方式中单触发脉冲生成部所输出的脉冲的宽度M被设定为式(8)所示的范围。通过发明人的研究，关于断开脉冲的宽度(1-D)T，根据使用半导体装置的功率变换装置的规格而可以取各种值，但最小也被确保为1us程度。因此，鉴于对照上面叙述的延迟时间L的恰当的值的范围，单触发脉冲生成部所输出的脉冲的宽度M被设定为大约3us至60us的范围中的某个值。
如已经叙述那样，在本发明的第4实施方式中，延迟时间L2的大小与在IGBT 4在低注入模式下导通之后将IGBT 4保持为低注入模式的时间相等。如果延迟时间L2小，则将IGBT 4保持为低注入模式的时间短，因此会在IGBT 4的电流的时间变化率充分变小之前切换到高注入模式，电磁性噪声的降低效果变小。另一方面，如果延迟时间L2大，则尽管电磁性噪声的降低效果饱和，但导通损失变大。因此，在延迟时间L2中存在使电磁性噪声的降低和导通损失的降低同时成立的恰当的值。
通过发明人的研究，根据IGBT 4的构造、额定电压而其恰当的值不同，但关于延迟时间L2，大约0.3us至3us的范围中的某个值是恰当的。
(变形例)
本发明不限定于上述的实施方式，而包括各种变形例。例如在上述的实施方式中，只是为了易于理解地说明本发明而详细地进行了说明，未必限定于具备所说明的所有结构。能够将某个实施方式的结构的一部分置换为其它实施方式的结构，还能够对某个实施方式的结构追加其它实施方式的结构。另外，还能够对于各实施方式的结构的一部分进行其它结构的追加、削除、置换。
关于上述的各结构、功能、处理部、处理部件等，例如能够用集成电路等硬件来实现它们的一部分或者全部。也可以通过由处理器解释地执行用于实现各个功能的程序，从而利用软件来实现上述的各结构、功能等。能够将实现各功能的程序、表格、文件等的信息放置于存储器、硬盘、SSD(Solid State Drive，固态驱动器)等记录装置、或者闪存存储卡、DVD(Digital Versatile Disk，数字多功能盘)等记录介质。
在各实施方式中，关于控制线和信息线，只示出认为在说明方面必要的线，在产品方面未必示出所有的控制线和信息线。实际上也可以认为几乎所有的结构相互连接。
作为本发明的变形例，例如有下面的(a)～(c)那样的例子。
(a)本发明的半导体装置的开关元件不限定于IGBT，例如也可以是栅极关断晶闸管(Gate Turn-Off thyristor)、IGCT(Integrated Gate Commutated Turn-offthyristor，集成门极换流晶闸管)或MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属氧化物半导体场效应晶体管)等。
(b)也可以将上述的第2实施方式的控制方法应用于第3实施方式的半导体装置、第4实施方式的半导体装置。
(c)对控制信号输入端子输入的脉冲信号不限定于PWM信号，也可以是任意形式的脉冲调制信号。

Claims (8)

1.一种半导体装置，其特征在于，具有：
控制信号输入端子；
开关元件，具有第1控制端子以及第2控制端子；
第1延迟部，使所输入的信号延迟第1预定时间；以及
逻辑积部，运算第1输入端子与第2输入端子的逻辑积，
所述控制信号输入端子连接于所述第1延迟部的输入端子以及所述逻辑积部的第2输入端子，
所述第1延迟部的输出端子连接于所述开关元件的第1控制端子以及所述逻辑积部的第1输入端子，
所述逻辑积部的输出端子连接于所述开关元件的第2控制端子。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1延迟部所延迟的第1预定时间是3us至60us中的某个时间。
3.根据权利要求1或者2所述的半导体装置，其特征在于，还具有：
下降边缘触发型的单触发脉冲生成部；以及
逻辑非部，将输入信号进行反转后输出，
所述单触发脉冲生成部和所述逻辑非部被串联连接地插入到所述控制信号输入端子与所述逻辑积部的第2输入端子之间。
4.根据权利要求3所述的半导体装置，其特征在于，
所述单触发脉冲生成部所生成的脉冲的宽度是3us至60us中的某个值。
5.根据权利要求1至4中的任意一项所述的半导体装置，其特征在于，
所述半导体装置还具有第2延迟部，该第2延迟部使所输入的信号延迟第2预定时间，
所述第2延迟部被插入到所述第1延迟部的输出端子与所述逻辑积部的第1输入端子之间。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第2延迟部所延迟的第2预定时间是0.3us至3us中的某个时间。
7.一种半导体装置的控制方法，其特征在于，
对权利要求1至6中的任意一项所述的半导体装置的所述控制信号输入端子输出作为预定周期的脉冲的信号，并且该信号是断开期间比由所述第1延迟部延迟的所述第1预定时间长的信号。
8.一种半导体装置的控制电路，其特征在于，具有：
控制信号输入端子；
第1延迟部，使所输入的信号延迟第1预定时间；以及
逻辑积部，运算第1输入端子与第2输入端子的逻辑积，
所述控制信号输入端子连接于所述第1延迟部的输入端子以及所述逻辑积部的第2输入端子，
所述第1延迟部的输出端子连接于具有第1控制端子及第2控制端子的开关元件的第1控制端子以及所述逻辑积部的第1输入端子，
所述逻辑积部的输出端子连接于所述开关元件的第2控制端子。
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